بهینه سازی عملکرد ترانزیستور JLT با استفاده از منطق فازی
محل انتشار: ششمین کنفرانس مهندسی برق و الکترونیک ایران
سال انتشار: 1393
نوع سند: مقاله کنفرانسی
زبان: فارسی
مشاهده: 819
فایل این مقاله در 5 صفحه با فرمت PDF قابل دریافت می باشد
- صدور گواهی نمایه سازی
- من نویسنده این مقاله هستم
این مقاله در بخشهای موضوعی زیر دسته بندی شده است:
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
ICEEE06_307
تاریخ نمایه سازی: 1 مهر 1394
چکیده مقاله:
هدف اصلی در این پروژه شبیه سازی ترانزیستور اثر میدان junctionless تک گیت و بهینه سازی آن می باشد. junctionless یا به اختصار (JLT) شامل لایه های نیمه هادی و یک گیت دی الکتریکی می باشد که روی لایه های نیمه هادی شکل یافته است. گیت رسانا بر روی گیت دی الکتریک تشکیل شده و محدوده ناحیه فعال در لایه نیمه هادی زیر گیت دی الکتریکی قرار دارد. در این پروژه سعی بر بهینه سازی عرض کانال و ولتاژ کاری این نوع ترانزیستور توسط تکنیک منطق فازی شده است.
کلیدواژه ها:
نویسندگان
غلامرضا پرچمی
دانشکده مهندسی برق و کامپیوتر دانشگاه حکیم سبزواری، سبزوار، ایران
مجتبی مروجی
دانشکده مهندسی برق و کامپیوتر دانشگاه حکیم سبزواری، سبزوار، ایران
محمدهادی شاهرخ آبادی
دانشکده مهندسی برق و کامپیوتر دانشگاه حکیم سبزواری، سبزوار، ایران
مراجع و منابع این مقاله:
لیست زیر مراجع و منابع استفاده شده در این مقاله را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود مقاله لینک شده اند :