ارایه یک روش جدید برای افزایش دقت محاسبه دیجیتالی تقسیم بر توان های دو

پیاده سازی مدارهای دیجیتال برای هر کاربردی در نهایت منجر به استفاده از بلوکهای پرکاربردی چون جمع/تفریق کننده یا ضرب/تقسیم کننده میشود؛ به عنوان مثال فیلترهای .FIR از میان این بلوک ها بلوک ضرب کننده و تقسیم کننده بیشترین پیچیدگی سخت افزاری را به مدار تحمیل میکنند و ساده کردن پیادهسازی آن ها منجر به کاهش قابل ملاحظه در پیچیدگی، توان و سطح مدار خواهد شد. در این مقاله بلوک تقسیم کننده مورد بررسی و ساده سازی قرار خواهد گرفت. برای ساده کردن عمل تقسیم دیجیتال یک روش تبدیل تقسیم مورد نظر با تقریب آن به صورت مجموعی از توانهای منفی دو است چرا که توانهای منفی دو به صورت شیفت دیجیتال به سادگی قابل تحقق میباشند. اما ایراد بزرگی که این روش دارد در خطایی است که هر بار با شیفت به راست عدد دیجیتال به وجود می آید و جمع این خطاها منجر به بروز خطای قابل ملاحظه در نتیجه محاسبات میشود. در این مقاله با ارایه یک شیوه جدید سعی در بهبود دقت تقسیم به دو خواهد شد. برای اطمینان از صحت عملکرد، مدار پیشنهادی با استفاده از نرم افزار ISE 14.7 مورد شبیه سازی قرار گرفت و همچنین به صورت عملی روی spartan-6 XC6SLX9 پیاده سازی شد و صحت عملکرد آن تایید شد.

کلیدواژه ها:

مدار تقسیم کننده ، پیاده سازی بر FPGA ، فیلتر .FIR