بررسی تاثیر چند شیوه مختلف کدنویسیVHDL برعملکردFull adder وپیاده سازی مدارات مذکور روی FPGA

دراین تحقیق خصوصیات adder Full با چهار شیوه کدنویسی در زبان VHDL مورد ارزیابی قرار گرفته ونتایج حاصله در زمینه میزان تاخیرمدار، توان مصرفی و فضای اشغال شده روی سطح چیپ به شرح ذیل میباشد.طیق گزارشات حاصل ازپیادهسازی جمعکننده مذکور در نرمافزار ISE تعریف کدهایی که به صورت موازی اجرا میشوند در افزایش سرعت (کاهش تاخیر) مدار، توان مصرفی و همچنین سطح استفاده شده موثر است، من جمله موارد بررسی شده تعریف کدها با استفاده از CASE, Process چون به صورت متوالی انجام میشود دارای تاخیر بیشتری میباشد، تعریف Component نیز تاخیر راکمی کاهش میدهد اما تعریف کدها در داخل Architecture واستفاده از دستورات موازی نظیر ,select With , Generate…For دارای کمترین تاخیر میباشد.

کلیدواژه ها:

adder Full ، FPGA ، تاخیر ، توان مصرفی ، سطح چیپ ، زبان توصیف سخت افزار (VHDL.)