مدل سازی VHDL یک رمزکننده کم مصرف AES

با پیشرفت علم و تکنولوژی هر روز میلیونها نفر از کاربران به تولید و تبادل حجم زیادی از اطلاعات در زمینههای مختلف میپردازند که نه تنها در حمل و نقل اطلاعات بلکه در ذخیره سازی اطلاعات نیاز به امنیت کامل دارند. با گذشت زمان الگوریتمهای رمزنگاری بسیاری بوجود آمده، سند سازی شدند. این مقاله پیشنهاد پیاده سازی الگوریتم استاندارد رمزنگاری پیشرفته (AES1) با توجه به کاربردهای مختلف آن را داده است. این الگوریتم با معماریهای مختلفی قابل پیاده سازی است که در فصل های بعدی به آن اشاره میشود. الگوریتم رمزنگاری AES دارای چهار تبدیل: جانشینی بایت ها2، شیفت چرخشی بایتها3، تلفیق و درهم سازی4 و همچنین جمع (XOR) کلید با کلمات در هر دور5 است. این مقاله پیاده سازی الگوریتم را با معماری خط لوله (Pipelining) بر روی تراشه Xilinx Virtex6 انجام داده است. یکی از پیشنهاداتی که در این مقاله شده است، بدین صورت است که به جای استفاده از بلوکهای تبدیلات جانشینی بایتها و شیفت چرخشی بایتها، آن دو را در یک بلوک قرار دهد که باعث کاهش مصرف میشود، و در جاهایی استفاده میشود که نیاز به سطح کم باشد از قبیل کارتهای کوچک هوشمند و تلفن های سلولی و یا موبایل مورد استفاده قرار میگیرد. در بسیاری از کارهای گذشته برای پیاده سازی تبدیلات جانشینی بایتها و معکوس آن معمولا از جدول مراجعه (LUT6) استفاده شده بوداما در این مقاله برای کم کردن بروندهی بهجای استفاده از جدول مراجعه که فضای زیادی را در حافظه اشغال میکند، با پیاده سازی آن توسط اشتراک گذاری منبع برای تبدیل جانیشینی بایتها توانسته حجم کمتری از حافظه را اشغال کند و نیز توان تبدیل جانشینی بایتها %3 نسبت به حالت معمولی کاهش دهد، روشهای ارایه شده توسط VHDLModelsim-SE شبیه سازی شده است.

کلیدواژه ها:

الگوریتم Rijndeal ، الگوریتم رمزنگاری AES ، VHDL ، .FPGA