ارائه یک متدلوژی مسیریابی تحمل پذیر اشکال برای مدیریت الگوهای خرابی کوژ و کاو در شبکه های توری دو بُعدی 

سال انتشار: 1388
نوع سند: مقاله کنفرانسی
زبان: فارسی
مشاهده: 1,335

فایل این مقاله در 8 صفحه با فرمت PDF قابل دریافت می باشد

استخراج به نرم افزارهای پژوهشی:

لینک ثابت به این مقاله:

شناسه ملی سند علمی:

CSICC15_151

تاریخ نمایه سازی: 26 مهر 1388

چکیده مقاله:

حرکت به سوی مدارهای مجتمع (IC) در مقیاس نانو کارایی و ظرفیت را افزایش میدهد لیکن چالش هایی را نیز در تغییرات فرایند و اطمینان پذیری پدید می آورد که ممکن است سبب معیوب شدن تعدادی مسیریاب در شبکه های بر تراشه (NoC) گردد. به منظور بهره وری از سایر مسیریاب ها موجود در NoC، مسیریاب های معیوب الگوهای اشکال را به شکلهای گوناگونی پدید می آورند. الگوهای اشکال می توانند برای هدایت الگوریتم های مسیریابی تحمل پذیر اشکال در انجام انتقال داده ها میان مسیریابهای سالم مورد استفاده قرار بگیرند. در این مقاله برای این که الگوریتم های مسیریاب تحمل پذیر اشکال زیربنایی بتوانند با انواع الگوهای اشکال در تعامل و مدارا باشند یک متدولوژی نوین پیشنهاد گردیده است تا ارتباط عملکردی درهر NoC توری دو بعدی با الگوهای دلخواه اشکال میسر گردد. این تکنیک ضمن ان که ا زمسیریابی کمینه پشتیبانی به عمل می آورد قادر است تا با الگوهای اشکال کوژ(convex) و کاو (concave) نیز مدارا کرده و همچنین مساحت مدار و سربار توان مصرفی را در میزان کمینه نگه دارد. کارایی متدولولژی پیشنهادی تحت شرایط مختلف شبکه شبیه سازی شده است و نشان داده شده است که این متدولوژی می تواند تنزل کارایی مطبوعی را در حضور الگوهای مختلف اشکال تدارک ببیند.

کلیدواژه ها:

تحمل پذیری اشکال ، مسیریابی تحمل پذیر اشکال ، شبکه بر تراشه ، الگوی خرابی و همبندی توری

نویسندگان

فرشاد صفایی

دانشکده مهندسی برق و کامپیوتر دانشگاه شهید بهشتی

علی مرتضوی

دانشکده فنی دانشگاه تهران

احمد خونساری

دانشکده فنی دانشگاه تهران

مراجع و منابع این مقاله:

لیست زیر مراجع و منابع استفاده شده در این مقاله را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود مقاله لینک شده اند :
  • L. Benini, G. De Micheli, Networks on Chip: a New ...
  • G. DeMicheli, L. Benini, Networks on Chips, M organKau fmann ...
  • C. Constantinescu Trends and challenges in VLSI circuit reliability, IEEE ...
  • Y. Taur, et. al. CMOS scaling into the nanometer regime. ...
  • Grecu, _ Anghel, L., Pande, P. P., Ivanov, A, and ...
  • J. Duato, S. Yalamanchili, L.M. Ni, Interc onnection networks: An ...
  • Y.J. Suh, et al., Software-Based rerouting for fault- tolerant pipelined ...
  • R. V. Boppana, S. Chalasani, Fault-Tolerat Wormhole Routing Algorithms for ...
  • P. Su, S. Wang, An improved algorithm for fault- tolerant ...
  • Y. M. Boura, C. R. Das, Fault-tolerat routing in mesh ...
  • P.H. Sui, S.D. Wang, Fault-tolerant wormhole routing algorithm for mesh ...
  • Jie Wu: A Fault-Tolerat and Deadlock-Fre Routing Protocol in 2D ...
  • J. Wu, Z. Jiang, On Constructing the Minimum Orthogonal Convex ...
  • T. Dumitras, S. Kerner, R. Marculescu, Towards on- chip fault-tolerant ...
  • H. Gu, et al., A new routing method to tolerate ...
  • نمایش کامل مراجع