ارائه روشی نوین برای کاهش توان مصرفی در مدارهای VLSI
سال انتشار: 1387
نوع سند: مقاله کنفرانسی
زبان: فارسی
مشاهده: 6,294
فایل این مقاله در 6 صفحه با فرمت PDF قابل دریافت می باشد
- صدور گواهی نمایه سازی
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
CEIC02_064
تاریخ نمایه سازی: 4 آذر 1387
چکیده مقاله:
در سالهای اخیر با پیشرفت تکنولوژی و کوچک شدن ابعاد وسایل الکترونیکی و گسترش مخابرات سیار در جهان، طراحان مدارهای مجتمع بیشتر از قبل به دنبال راههائی جهت کاهش توان مصرفی و افزایش سرعت عملکرد مدارها بوده و در این زمینه نیز موفقیتهای بسیاری را کسب نموده اند. در این مقاله و در همین راستا و در جهت کاهش توان مصرفی مدارهای مجتمع ، دو روش پیشنهادی با بهره گیری از شبکه تاخیر سیگنال ورودی ارائه می شود که در این روشها، ترانزیستور نگهدار ، در ابتدای فاز ارزیابی در حالت خاموش قرار گرفته و در نتیجه موجب کاهش توان مصرفی مدار می شوند. روشهای پیشنهادی بر روی گیتهای NAND و NOR پیاده سازی و توسط نرم افزار Hspice شبیه سازی شده و با مدارهای مشابه طراحی شده با روشهای دیگر مقایسه گردیده است، که این شبیه سازیها، حاکی از کاهش قابل توجه توان مصرفی نسبت به روشهای دیگر است .
کلیدواژه ها:
نویسندگان
محمدعلی سراجچی
عضو هیات علمی دانشگاه آزاد اسلامی سما واحد همدان
مراجع و منابع این مقاله:
لیست زیر مراجع و منابع استفاده شده در این مقاله را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود مقاله لینک شده اند :