طراحی مدار داور Arbiter با سرعت بالا و توان مصرفی کم برای شبکه های سطح تراشه ای
محل انتشار: سومین کنفرانس ملی توسعه علوم مهندسی
سال انتشار: 1395
نوع سند: مقاله کنفرانسی
زبان: فارسی
مشاهده: 425
فایل این مقاله در 7 صفحه با فرمت PDF قابل دریافت می باشد
- صدور گواهی نمایه سازی
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
AIHE10_149
تاریخ نمایه سازی: 5 بهمن 1395
چکیده مقاله:
دراین کاریک ساختارجدید ازمدارهای داور arbiter ارایه شدها ست این ساختار برای استفاده درشبکه های سطح تراشه ای و سوئیچ های شبکه ای کاربرددارد این ساختار به دلیل استفاده اززوج تفاضلی و تکنولوژی cmos دارای سرعت بالا و توان مصرفی کم است ساختارپیشنهادی درسطح مداری و درتکنولوژی nm-TSMC180 شبیه سازی شده است نتایج شبیه سازی نشان میدهد که ساختارپیشنهادی دارای تاخیر انتشار 30ps و متوسط توان مصرفی 18uw باولتاژ تغذیه 1.8v است
کلیدواژه ها:
مدارداور /شبکه های سطح تراشه ای /تاخیر انتشار /تکنولوژی cmos
نویسندگان
بهنام قهرمانخانی
کارشناسی ارشد دانشکده مهندسی برق و کامپیوتر دانشگاه علوم و تحقیقات وفناوری تهران ایران
اکرم امیری
کارشناسی ارشد دانشکده برق و کامپیوتر ازمایشگاه طراحی مدارهای مجتمع دانشگاه زنجان زنجان ایران
مراجع و منابع این مقاله:
لیست زیر مراجع و منابع استفاده شده در این مقاله را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود مقاله لینک شده اند :