طراحی یک پردازنده شبکه برای سرعتهای بالا

سال انتشار: 1381
نوع سند: مقاله کنفرانسی
زبان: فارسی
مشاهده: 2,455

فایل این مقاله در 9 صفحه با فرمت PDF قابل دریافت می باشد

استخراج به نرم افزارهای پژوهشی:

لینک ثابت به این مقاله:

شناسه ملی سند علمی:

ACCSI08_051

تاریخ نمایه سازی: 18 بهمن 1386

چکیده مقاله:

رشد سریع سرعت خطوط شبکه و نیاز به سرویسهای جدید در روترها، منجر به ظهور نسل جدیدی از پردازنده ها شده است . این پردازنده های سریع و برنامه پذیر “ پردازنده های شبکه ” نام دارند . در این مقاله، یک معماری با ساختار رشته های همزمان 1 و دستورات مخصوص پیشنهاد میشود که از کلیه امکانات موازی سازی در سطح دستورات و بسته ها برای افزایش قدرت پردازش استفاده می شود . این پردازنده دارای معماری بسیار انعطاف پذیری بوده و مجموعه دستورات و سیستم های حافظه و ورودی خروجی به راحتی قابل برنامه ریزی است . واحدهای عملیاتی پردازنده دارای واسط یکسان بوده و به راحتی اضافه و کم می شوند . دستورات مخصوص شبکه در این پردازنده بهینه بوده که این امر موجب افزایش سرعت می شود . این طراحی با سایر پردازنده های شبکه موجود مقایسه شده است

کلیدواژه ها:

پردازنده های شبکه ، پردازنده های همه منظوره ، معماری ، مجموعه دستورالعملها ، IP lookup ، دسته بندی بسته ها ، رشته سخت افزاری ، معماری چند رشته ، موازی سازی در سطح بسته ، موازی سازی در سطح رشته

نویسندگان

بهنام رباطمیلی

آزمایشگاه روترگروه برق و کامپیوتر دانشگاه تهران

ناصر یزدانی

آزمایشگاه روترگروه برق و کامپیوتر دانشگاه تهران

مهرداد نورانی

آزمایشگاه روترگروه برق و کامپیوتر دانشگاه تهران

مراجع و منابع این مقاله:

لیست زیر مراجع و منابع استفاده شده در این مقاله را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود مقاله لینک شده اند :
  • derstanding Network Processors? Technical Un؛، [1] Niraj Shah Report University ...
  • P. Crowley, E. Marc.، ،C haracterizing Processor Architectures for Programmable ...
  • S. M. Seshadri, J. Bent , T. Kosar _ Network ...
  • T. Wolf. "Design of an Instruction Set for Modular Network ...
  • T. Wolf, M. Franklin "CommBench - A Teleco mmunic ations ...
  • X. Nie, L. Gazsi, F. Engel, G. Fettweis 00A New ...
  • T. Spalink., S. Karlin, L. Peterson., Y. Gottlieb "Building a ...
  • Proceedings of the 18th ACM Symposium on Operating Systems Principles ...
  • N. Mitchell. , L. Carter, F. Jeanne, D. Tullsen. «، ...
  • D. _ Tullsen, S. J. Eggers, J. S. Emer, H. ...
  • Henessey and Patterson "Computer Architecture: A Quantitative Approach, Third Edition? ...
  • *Fast Pattern Processor? Agere System Product Brief November 2001 ...
  • *Network Processor Design for N e xt-Generation Networking Equipment' EZChip ...
  • P. Crowley, E. Marc _ the Performance of Multithreaded Architectures ...
  • D. M. Tullsen, S. J. Eggers, and H. M. Levy، ...
  • Dongsoo Kang، High-p erformance SMT, University of Southern California ...
  • Simultaneous؛0 [16] S. J. Eggers, J. S. Emer, H. M. ...
  • G. Hoeppner 4A High Performance / Low Power MIPS SOC? ...
  • Dr Joel Emer Intel Architecture Group، EV8: The Post- Ultimate ...
  • N. Yazdani, P. S. Min 4#Fast and scalable schemes for ...
  • B. Lampson, V. Srinivasan and G. Varghese, "IP Lookup Using ...
  • B .Talbot, T .Sherwood, B. Lin "IP Caching for Terabit ...
  • Texas Instrument web site: http :/spvillage. ti.com ...
  • Intel Web site: http ://www.intel. com/des ign/iio/ l Simultaneous Multi ...
  • Status Register ...
  • Branch Penalty e^ Trade off ...
  • نمایش کامل مراجع