کاهش تاخیر واحد رمزگشا در پیاده سازی الگوریتم رایندال بر روی FPGA

پس از معرفی رایندال بعنوان الگوریتم رمز استاندارد در اکتبر سال 2000 میلادی توسط NIST، استفاده از آن به طور گسترده در کاربردهای مختلف سخت افزاری مورد توجه قرار گرفت. در پیاده سازی های سخت افزاری و نرم افزاری مورد توجه قرار گرفت. در پیاده سازی های سخت افزاری انجام گرفته بر روی این الگوریتم ، معمولا نرخ رمزگشا کمتر از نرخ رمزگذار است. این مسئله از انجا ناشی می شود که حجم عملیات در برخی از واحدهای رمزگشا بیشتر از معادل آنها در حالت رمزگذار است. از طرفی در کاربردهای پر سرعت که به هر دو واحد نیاز است این عدم یکنواختی سرعت می تواند باعث بروز مشکلات مختلفی گردد. در این مقاله با بررسی واحد رمزگشا و چالشهای پیاده سازی آن طرحی پیشنهاد خواهد شد که در آن با تعریف توابع جدید می توان رمز کننده ای طراحی نمود که در ان نرخ گذردهی واحد رمزگشا برابر با نرخ گذردهی واحد رمزگذار است.

کلیدواژه ها:

رمزنگاری ، رایندال ، FPGA ، AES مدل ضربه ای