طراحی تقویت کننده تفاضلی توان پایین و ولتاژ پایین با استفاده از بایاس وفقی
محل انتشار: دومین کنفرانس ملی توسعه علوم مهندسی
سال انتشار: 1394
نوع سند: مقاله کنفرانسی
زبان: فارسی
مشاهده: 1,839
فایل این مقاله در 6 صفحه با فرمت PDF قابل دریافت می باشد
- صدور گواهی نمایه سازی
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
AIHE09_060
تاریخ نمایه سازی: 22 مهر 1394
چکیده مقاله:
بازار ابزار قابل حمل که به سرعت در حال رشد است تمایل زیادی به مدارهای مجتمع با توان پایین دارد . طراحی مدارهای مجتمع با توان پایین ، نیاز به کاهش ولتاژ منبع و پارازیت های اتصالات داخلی تا کمترین مقدار ممکن دارد اما کاهش ولتاژ منبع مشکلاتی را نیز به طراحی مدار وارد می کند . برای رفع این مشکل ، از یک تقویت کننده عملیاتی که با ساختار کاملاً تفاضلی دو طبقه ای CMOS ،کلاس AB که با توان و ولتاژ بسیار پایین به مقدار 0.4v با کمترین اتلاف کار می کند ، پیشنهاد شده است .در تقویت کننده عملیاتی طراحی شده همه ی ترانزیستورها در ناحیه زیر آستانه بایاس شده اند. برای اینکه مدار طراحی شده از CMRR خوبی برخوردار باشد، از مدارCMFF استفاده گردیده است. تقویت کننده عملیاتی طراحی شده در تکنولوژی 90nm در شبیه ساز HSPICE طراحی و شبیه سازی شده است.
نویسندگان
علی شعبانی
دانشجوی کارشناسی ارشد مهندسی برق الکترونیک، دانشگاه علامه محدث نوری ، نور
مجید آقابابایی
استادیار ، گروه برق- الکترونیک ، دانشگاه علوم دریایی امام خمینی (ره) ، نوشهر
سجاد مشتاقی
دانشجوی کارشناسی ارشد مهندسی برق الکترونیک، دانشگاه علامه محدث نوری ، نور
محمدعلی خزایی پول
دانشجوی کارشناسی ارشد مهندسی برق الکترونیک، دانشگاه علامه محدث نوری ، نور
مراجع و منابع این مقاله:
لیست زیر مراجع و منابع استفاده شده در این مقاله را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود مقاله لینک شده اند :