طراحی و پیاده سازی چندی سازی بلوکی تطبیق پذیر بر روی FPGA

این مقاله به پیاده سازی الگوریتم چندی سازی بلوکی تطبیق پذیر (BAQ) بر روی سخت افزار FPGA، به ویژه تراشه Xilinx Virtex-۷، می پردازد. این تراشه به دلیل انعطاف پذیری و توانایی پردازش موازی، گزینه ای مناسب برای کاربردهای بلادرنگ محسوب می شود. در این پژوهش، الگوریتم BAQ با استفاده از اصول چندی سازی غیر یکنواخت Lloyd-Max بهینه سازی شده است. طراحی سخت افزاری شامل بلوک های تطبیق پذیری است که با تکنیک هایی مانند موازی سازی و پردازش مرحله ای بهبود یافته اند. نتایج پیاده سازی نشان می دهد که این طراحی، استفاده از منابع FPGA را به طور قابل توجهی کاهش داده و در عین حال، کارایی بالا و تاخیر کم را حفظ می کند. ارزیابی ها نشان می دهد که روش پیشنهادی در معیارهایی همچون MSE، PSNR، SSIM و CC نسبت به روش مرجع، اختلافی کمتر از ۲ درصد دارد که دقت و سازگاری بالای الگوریتم را تایید می کند. علاوه بر این، پیاده سازی سخت افزاری با مصرف تنها ۱۰ درصد از منابع DSP۴۸ و ۳۰ درصد از LUT های تراشه Virtex-۷، کارایی بالایی را ارائه می دهد. این روش، راهکاری موثر برای فشرده سازی داده ها در سیستم های تصویربرداری و پردازش سیگنال ارائه می دهد.

کلیدواژه ها:

چندی سازی بلوکی تطبیق پذیر ، فشرده سازی داده ، آرایه گیت های قابل برنامه ریزی