بررسی رویکردهایی جهت افزایش تحمل پذیری خطا در شبکه روی تراشه
محل انتشار: همایش ملی مهندسی کامپیوتر و فناوری اطلاعات
سال انتشار: 1392
نوع سند: مقاله کنفرانسی
زبان: فارسی
مشاهده: 1,280
فایل این مقاله در 6 صفحه با فرمت PDF قابل دریافت می باشد
- صدور گواهی نمایه سازی
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
NCCEB01_119
تاریخ نمایه سازی: 18 خرداد 1393
چکیده مقاله:
پیشرفت در تکنولوژی پردازش و کاهش اندازه مدارهای مجتمع منجر به افزایش استعداد خطاهای گذرا و دائمی می شود. در این مقاله تحمل خطا را با کارایی بالاتر با استفاده از عوامل کم هزینه در یک روش سلسله مراتبی ارائه کرده ایم که از مسیریابی آگاه به ترافیک با استفاده از اطلاعات خطا طبقه بندی شده مربوط به خطاهای دائمی بهره برداری می کند. البته منطقه کوچک و سربار توان را تحمیل خواهد کرد. همچنین تحمل خطا در سطح توپولوژی NoC را با معماری رابطه شبکه، براساس اتصال دو رابط، در هر هسته را با یک سربار معقول، با کاهش تعداد گام ها و نگه داشتن هسته های اتصال حتی در مورد خطا بهبود داده است تا جایی که تعداد بسته های تحویل داده شده حتی دوبرابر شده است. همچنین تحمل پذیری خطا ریزمعماری با مسیریابی بدون بن بست برای NoC سلسله مراتبی را افزایش داده ایم که تجهیزات روتر پیشنهاد شده تخصیص کانال مجازی پویا است.
کلیدواژه ها:
نویسندگان
طیبه داسی
جهاد دانشگاهی خوزستان
ابراهیم بهروزیان نژاد
دانشگاه آزاد اسلامی واحد شوشتر،گروه کامپیوتر،شوشتر،ایران
مراجع و منابع این مقاله:
لیست زیر مراجع و منابع استفاده شده در این مقاله را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود مقاله لینک شده اند :