کاهش توان مصرفی در مدارهای CMOS با استفاده از تکنیکهای کاهش جریان نشتی و توان Glitch

در این مقاله روشی جدید برای کاهش توان مصرفی در مدارهای CMOSمعرفی م یشود. با استفاه از این تکنیک که MILP نامیده می شود، می توان بطور همزمان توان نشتی و توان مصرفی Glitch را در مدارهای CMOS کاهش داد. اشاره به این نکته ضروری است که با استفاده از این متد م یتوان برای هر تاخیر دلخواه ورودی و خروجی، هر دو مولفه ی توان را حداقل کرد. در روش MILP سعی م یشود که تعداد ترانزیستورهایی که دارای ولتاژ آستانه بیشتری هستند ماکزیمم مقدار ممکنه را پیدا کنند، چرا کهترانزیستورهایی که دارای ولتاژ آستانه بیشتری هستند، جریان نشتی کمتری دارا م یباشند. علاوه بر آن به منظور کاهش توان Glitch سعی م یشود که با استفاده از حداقل الما نهای تاخیر ممکنه اختلاف زمانی بین ورودیهای سریع گیت ها و ورودی های کند آنها را به حداقل مقدار ممکنه برسانند. مهمترین خصوصیت این روش آن است که مجموعه محدودیت هایی که در طراحی استفادهمی کند بطور خطی متناسب با تعداد گیت های مدار است، لذا امکان بررسی و بهینه سازی مدارهای بزرگ را فراهم می کند.

کلیدواژه ها:

ترانزیستورCMOS ، توان نشتی ، توانGlitch ، مدلMILP