طراحی مداردیجیتال و پیاده سازی OS-CFAR بهبودیافته بر روی FPGA به منظور آشکارسازی اهداف در محیط های تداخلی

در این مقاله به طراحی و پیاده سازی مدار دیجیتال برای پیاده سازی الگوریتم CFAR دو بعدی OS-CA بهبود یافته بر روی FPGA پرداخته می شود. یکی از مشکلات اصلی SO-CFAR، افت آشکارسازی آن در حضور سینگنال های تداخلی است. برای رفع این مشکل معمولا از OS-CFAR استفاده می شود. OS-CFAR یک آشکارساز با الگوریتم مرتب سازی است که توانایی آشکارسازی اهداف در حضور سیگنال های تداخلی را داراست. الگوریتم OS-CFAR به دلیل استفاده از مرتب سازی داده دارای حجم و پیچیدگی پردازشی بالایی است اما در مقابل SO-CFAR به دلیل استفاده از الگوریتم میانگین گیری دارای حجم و پیچیدگی پردازشی پایین تری می باشد. در این مقاله به ارائه مدار دیجیتال به منظور پیاده سازی SO-CFAR بهبود یافته شده است. این CFAR دارای تغییرات جزئی نسبت به SO-CFAR معمولی است. بنابراین حجم و پیچیدگی پردازشی بالایی ندارد، همچنین دارای قابلیت آشکار سازی برابر با OS-CFAR در حضور سیگنال های تداخلی است. سرعت کلاک معماری طراحی شده 233 مگاهرتز است و همچنین حجم پیاده سازی حدود 80% کاهش یافته است.

کلیدواژه ها:

آشکارساز ، نرخ هشدار اشتباه ثابت ، رادار FMCW ، CFAR ، FPGA