طراحی رگولاتور ولتاژ با افت کم cmos توان پایین با زمان نشست ns۵۵ با مسیر گذرای سریع به وسیله ی مقایسه گر دیجیتالی پرسرعت
سال انتشار: 1398
نوع سند: مقاله کنفرانسی
زبان: فارسی
مشاهده: 546
فایل این مقاله در 6 صفحه با فرمت PDF قابل دریافت می باشد
- صدور گواهی نمایه سازی
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
ETECH04_031
تاریخ نمایه سازی: 27 بهمن 1398
چکیده مقاله:
در این مقاله یک رگولاتور ولتاژ با افت کم ( LDO ) بدون نیاز به خازن بیرونی ارایه شده است که در ان به منظور صرفه جویی در مصرف توان، یک پاسخ گذرای سریع برای عملکرد در برابر تغییرات بار بر پایه ی استفاده از یک مقایسه گر دیجیتالی پرسرعت به همراه یک اینورتر در کنار تقویت کننده برای پایداری و دقت ولتاژ خروجی در رگولاتور استفاده شده است. رگولاتور پیشنهادی برای ایجاد ولتاژ خروجی ۸ / ۱ ولت با زمان نشست کمتر از ۵۰ نانو ثانیه در جریان ۵۰ میلی امپر با زمان بالا رونده ۵۰ نانو ثانیه با دامنه ولتاژ خروجی کمتر از ۲۰۰ میلی ثانیه در نرم افزار ADS در تکنولوژی ۱۸ / ۰ um TSMC CMOS بدست آمده است. در پایان، نتایج شبیه سازی مدار پیشنهادی با چند کار گذشته مقایسه می گردد. مقایسه نتایج نشان دهنده ی عملکرد بهینه و مطلوب رگولاتور ولتاژ ارائه شده می باشد.
کلیدواژه ها:
نویسندگان
سید حسین موسوی
دانشکده مهندسی برق، دانشگاه تربیت دبیر شهید رجایی استان تهران، تهران، ایران
نیلوفر قاضیانی
دانشکده مهندسی برق، دانشگاه تربیت دبیر شهید رجایی استان تهران، تهران، ایران
پرویز امیری
دانشکده مهندسی برق، دانشگاه تربیت دبیر شهید رجایی استان تهران، تهران، ایران
مراجع و منابع این مقاله:
لیست زیر مراجع و منابع استفاده شده در این مقاله را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود مقاله لینک شده اند :