بهینه سازی سرعت اجرای الگوریتم استاندارد رمزنگاری پیشرفته (AES) روی FPGA

الگوریتم استاندارد رمزنگاری پیشرفته یکی از معروف ترین و رایج ترین الگوریتمهای رمزنگاری میباشد. این الگوریتم امکان پیاده سازی روی تراشه های میکروکنترلر و FPGA با مشخصات متنوع را داراست. همچنین اهداف پیادهسازی این الگوریتم، برطبق کاربرد و نیازمندی، متنوع است.روشهای مختلف پیاده سازی، براساس تبادلی میان توان مصرفی، فضای اشغال شده و سرعت عبور داده میباشد. در این مقاله طرحی ارائه شده است که سرعت عبور داده بسیار بالای 64.128Gbps روی FPGA مدل Virtex-7 (XC7VX330T-3FFG1157) از شرکت Xilinx به دست آمده است. نتایج خروجی پیادهسازی الگوریتم در نرم افزار ISE 14.7، ماکزیمم کلاک قابل حصول را 501Mhz نشان میدهد. ازآنجاکه منابع موجود در FPGA انتخابشده، بسیار زیاد است، با پیاده سازی موازی چندین الگوریتم AES روی یک تراشه، سرعتهای بالاتر نیز دست یافتنی میباشد.

کلیدواژه ها:

الگوریتم استاندارد رمزنگاری ، الگوریتم AES ، بهینه سازی سرعت اجرای الگوریتم رمزنگاری AES ، رایندال سرعت بالا