بررسی روش های طرح مسیریابی شبکه مقیاس پذیر و با خطای قابل قبول برای سیستم های چند هسته ای و چند تراش های

شبکه های روی تراشه و اتصالات بین تراشه های رایج به صورت مجزا طراحی شده اند . اما این روش طراحی سنتی با چالش بزرگی روبروست. تعداد فزاینده ای از پردازشگرهای روی تراشه باید یک واحد ورودی / خروجی را واسطه ارتباط با اتصال داخلی تراشه میانی قرار دهند . افزایش کار کرد شبکه در حدفاصل ( در محل ارتباط ) تراشه ها می تواند بار ترافیکی غیریکنواختی در شبکه روی تراشه ایجاد کند. به عبارت دیگر می تواند در محدوده تراشه و اطراف واحد ورودی و خروجی تراکم ترافیکی به وجود آید. تکنولوژی های جدید مانند سیلیکون ویا سیلیکون اینتر پروزر می توانند مستقیما شبکه ها را بر روی تراشه به هم متصل کنند. این پژوهش طرح های مسیریابی جدید را برای حل مشکلات مقیاس پذیری شبکه مربوط به نمونه های سیستم داخل پکیج چند هسته و چند تراشهای بررسی می کند. این طرح پیشنهادی همچنین می تواند خطای مجاز ( تلورانس ) ارتباطات در سطح نانو در طراحی های بسیار ریزتر از میکرون را بهبود بخشد.

کلیدواژه ها:

تحمل پذیر خطا ، شبکه روی تراشه ، چند هسته ای ، سیستم داخل پکیج ، شبکه روی تراشه