طراحی و شبیه سازی اسیلاتور حلقوی با نویزفاز کم در تکنولوژی 180nm CMOS

در این مقاله، جهت پیاده سازی اسیلاتور حلقوی از یک ساختار بر پایه ترانزیستورهای , NMOS PMOS استفاده شده که تاکنون کمتر مورد مطالعه قرار گرفته است. عدم نیاز به المان های اضافی همانند مقاومت و خازن از مزایای این ساختار است. به منظور کاهش نویزفاز اسیلاتور حلقوی، از بین روش های موجود، روش قفل تزریقی که یکی از موثرترین روش ها است انتخاب شده است. به جهت شبیه سازی، یک سیگنال خارجی هم فرکانس با سیگنال اسیلاتور با دامنه های مختلف به طبقه اول اسیلاتور تزریق شده است. نتایج شبیه سازی اسیلاتور حلقوی 3 و 5 طبقه در نرمافزار ADS2008 در تکنولوژی 180nm CMOS و در آفست فرکانسی 1MHZ به ترتیب برابر 19.514 dB و 21.3 dB بدست آمد که حدود %20 بهبود در نویزفاز را نشان می دهد و این مقدار، مقدار قابل توجهی است.

کلیدواژه ها:

اسیلاتور حلقوی ، قفل تزریقی ، نویزفاز ، تکنولوژی 180nm CMOS