ارایه یک مدل آزمایش شبه تصادفی جهت تخمین طول آزمایش برای اشکالات حافظه
سال انتشار: 1395
نوع سند: مقاله کنفرانسی
زبان: فارسی
مشاهده: 536
- صدور گواهی نمایه سازی
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
CIICE01_036
تاریخ نمایه سازی: 7 اردیبهشت 1396
چکیده مقاله:
برای کاهش سطح خطا در قطعات شامل حافظه از تست های حافظه با پوشش اشکال خیلی بالا لازم است. تست های قطعی پوشش اشکال 100% را برای اشکالات مشخص شده (پیش بینی شده) دارا هستند. ولی با هر تکنولوژی جدید، آرایش جدید و فرایند ساخت جدید انواع جدیدی از اشکالات ظاهر خواهد شد که احتمال رخ دادن آن ها قبل از شروع تولید و حتی در طول مدت تولید نامشخص است. تست های شبه تصادفی حافظه، تست هایی هستند که قابلیت آشکارسازی هر نوع اشکال از هر نوعی را دارا هستند. البته با احتمال کمتر از 100% که پوشش اشکال ماژولار بوده و وابسته به زمان تست می باشد. از طرفی هنگام استفاده از آزماینده های تجاری برای پیاده سازی تست های شبه تصادفی مشکلاتی بوجود می آید. در این مقاله یک معماری آزمایش شبه تصادفی طراحی شده است به طوریکه بتوان با استفاده از آن حافظه ها را تحت آزمایش شبه تصادفی قرار داد و طول آزمایش تصادفی را به صورت تجربی تخمین زد. از طرفی، نتایج حاصله قابل کاربرد در کلاس بزرگی از آزماینده های تجاری حافظه که برای تست های شبه تصادفی حافظه مفید هستند می باشد.
کلیدواژه ها:
نویسندگان
اعظم خراسانی مقدم
دانشجوی کارشناسی ارشد، گروه کامپیوتر، دانشگاه آزاد اسلامی، واحد بافت، بافت، ایران
رضا نورمندی پور
استادیار، گروه کامپیوتر، دانشکده فنی و مهندسی، دانشگاه آزاد اسلامی، واحد سیرجان، سیرجان، ایران
مراجع و منابع این مقاله:
لیست زیر مراجع و منابع استفاده شده در این مقاله را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود مقاله لینک شده اند :