بررسی طراحی دیجیتال در تکنولوژی زیر میکرون

از زمان ارائه اولین سری از مدارهای مجتمع (سال 1960) تکنولوژی CMOS با شدت زیادی در حال کاهش است. سال 1975،مورپیش بینی کردکه تعداد ترانزیستورها در اینچ مربع، در هر 18 ماه دو برابر می شود. با ارائه هر اندازه تکنولوژی جدیدی، ابعادترانزیستورها در حال کاهش است. کاهش ابعاد تاثیر مستقیم در کاهش توان مصرفی پویا و افزایش سرعت مدار دارد. این تاثیر ازکاهش اندازه خازنها ناشی میشود.اما از طرفی کاهش مقیاس مدارهای و اندازه تکنولوژی موجب شده است تا توان نشتی بهعنوان بخش مهمی از مجموع توان مصرفی درتراشهها مطرح گردد.کاهش اندازه تکنولوژی به مقیاس 60 نانومتر باعث شد تا تواننشتی 54 درصد کل توان مصرفی را شامل شود.

کلیدواژه ها:

جمع کننده ، زیر میکرون ، توان مصرفی ، تحمل پذیری خطا