سیویلیکا را در شبکه های اجتماعی دنبال نمایید.

پیاده سازی الگوریتم جمع- ضرب با پیچیدگی کم و بهینه از نظر فضای مصرفی بر روی FPGA برای کدبردار LDPC

سال انتشار: 1395
نوع سند: مقاله کنفرانسی
زبان: فارسی
مشاهده: 879

فایل این مقاله در 7 صفحه با فرمت PDF قابل دریافت می باشد

استخراج به نرم افزارهای پژوهشی:

لینک ثابت به این مقاله:

شناسه ملی سند علمی:

CECCONF01_034

تاریخ نمایه سازی: 22 آبان 1395

چکیده مقاله پیاده سازی الگوریتم جمع- ضرب با پیچیدگی کم و بهینه از نظر فضای مصرفی بر روی FPGA برای کدبردار LDPC

در این مقاله، پیاده سازی الگوریتم جمع- ضرب را با پیچیدگی کم و بهینه از نظر فضای مصرفی در FPGA برای کدبردار LDPC ارائه شده است. یکی از مهمترین پارامترها در پیاده سازی الگوریتم جمع- ضرب توجه به نحوه ی کوانتایز و تعداد بیت های مورد استفاده برای کوانتایز تابع غیرخطی (x)ψ است. ما در این مقاله کوانتایز را به صورت غیر یکنواخت و با 5 بیت که حد واسط مناسبی بین کارایی کدبردار و پیچیدگی سخت افزاری است انجام می دهیم. در این پیاده سازی با ادغام واحد بهروزرسانی گره های بیت و گره های بررسی درستی باعث کاهش 50% در مقدار فضای مصرفی در FPGA هستیم. با استفاده از میانگین گیر نرخ خطای بیت را به اندازه 0.05dB بهبود یافته است.

کلیدواژه های پیاده سازی الگوریتم جمع- ضرب با پیچیدگی کم و بهینه از نظر فضای مصرفی بر روی FPGA برای کدبردار LDPC:

، LDPC ، FPGA ، پیاده سازی سخت افزاری ، کاهش فضای مصرفی

نویسندگان مقاله پیاده سازی الگوریتم جمع- ضرب با پیچیدگی کم و بهینه از نظر فضای مصرفی بر روی FPGA برای کدبردار LDPC

مهدی اکبری

دانشگاه محقق اردبیلی دانشکده فنی مهندسی گروه کامپیوتر

غلام رضا زارع فتین

دانشگاه محقق اردبیلی دانشکده فنی مهندسی گروه برق

رضا اسودی

دانشگاه محقق اردبیلی دانشکده فنی مهندسی گروه برق

مراجع و منابع این مقاله:

لیست زیر مراجع و منابع استفاده شده در این مقاله را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود مقاله لینک شده اند :
Lin, S., and Costello, D.J.: "Error control coding: fundamentals and ...
A. Hocquenghem, "Codes correcteurs d'erreurs, " Chiffres, 2: 147-56, 1959. ...
R. Gallager, Low-Density Parity-Check Codes, Cambridge, MA: MIT Press, 1963. ...
D.J.C. MacKay, "Good codes based _ very sparse matrices, " ...
5. R. G. Gallager, "Low-Density Parity-Check Codes, " IE Transactions ...
D. J. C. MacKay, "Good error- correcting codes based on ...
R. M. Tanner, " A Recursive Approach to Low Complexity ...
oflow-density parity-check (LDPC) decoder in digital video bro adc asting-second ...
Spagnol, Christian, Emanuel Mihai Popovici, and William Peter Marnan. "Hardware ...
نمایش کامل مراجع

مقاله فارسی "پیاده سازی الگوریتم جمع- ضرب با پیچیدگی کم و بهینه از نظر فضای مصرفی بر روی FPGA برای کدبردار LDPC" توسط مهدی اکبری، دانشگاه محقق اردبیلی دانشکده فنی مهندسی گروه کامپیوتر؛ غلام رضا زارع فتین، دانشگاه محقق اردبیلی دانشکده فنی مهندسی گروه برق؛ رضا اسودی، دانشگاه محقق اردبیلی دانشکده فنی مهندسی گروه برق نوشته شده و در سال 1395 پس از تایید کمیته علمی اولین کنفرانس ملی علوم و مهندسی کامپیوتر و فناوری اطلاعات پذیرفته شده است. کلمات کلیدی استفاده شده در این مقاله ؛ LDPC، FPGA، پیاده سازی سخت افزاری، کاهش فضای مصرفی هستند. این مقاله در تاریخ 22 آبان 1395 توسط سیویلیکا نمایه سازی و منتشر شده است و تاکنون 879 بار صفحه این مقاله مشاهده شده است. در چکیده این مقاله اشاره شده است که در این مقاله، پیاده سازی الگوریتم جمع- ضرب را با پیچیدگی کم و بهینه از نظر فضای مصرفی در FPGA برای کدبردار LDPC ارائه شده است. یکی از مهمترین پارامترها در پیاده سازی الگوریتم جمع- ضرب توجه به نحوه ی کوانتایز و تعداد بیت های مورد استفاده برای کوانتایز تابع غیرخطی (x)ψ است. ما در این مقاله کوانتایز را به ... . برای دانلود فایل کامل مقاله پیاده سازی الگوریتم جمع- ضرب با پیچیدگی کم و بهینه از نظر فضای مصرفی بر روی FPGA برای کدبردار LDPC با 7 صفحه به فرمت PDF، میتوانید از طریق بخش "دانلود فایل کامل" اقدام نمایید.