ارائه ی یک معماری جدید برای JTAG براساس منطق دینامیک

روشهای متفاوتی برای تست مدارات چند تراشه ای ارائه شده است که یکی از موفق ترین آنها روش تست JTAG یا EEE 1149 می باشد. روش کار در این مقاله به این ترتیب است که ابتدا معماری تست مورد بررسی قرار می گیرد و مدارات داخلی آن استخراج می شود و براساس منطق دینامیک تغییراتی جهت کاهش تاخیر روی باندری اسکن سلول اعمال می شود.

کلیدواژه ها:

باس ، تراشه ، تست توان مصرفی ، مدار ، IEEE 1149