طراحی و پیاده سازی حلقه قفل فاز تمام دیجیتال با استفاده از EPGA

ساختاری جدید برای حلقه قفل فاز تمام دیجیتالی (ADPLL)، به منظور کاهش مدت زمان قفل آن، ارائه شده است. TDC به همراه یک شمارنده به عنوان PFD در سیستم عمل می کند. DCO، یک سنتز کننده فرکانس به عنوان Flying-Adder است. این طرح به سرعت قفل بالا، توان مصرفی کم و سادگی سخت افزاری نسبت به انواع مشابه خود دارای برتری است. adpll، با استفاده از fpgaهای Cycolone II شرکت Altera در نرم افزار Quartus II روی قطعه EP2C5Q208C8 پیاده سازی گردیده است. محدوده فرکانسی سیتم، از 62/5 تا 500 مگاهرتز است و در بدترین شرایط، در مدت زمانی کمتر از 26 سیکل از سیگنال مرجع قفل می نماید. توان مصرفی سیستم 32/08 میلی وات است.

کلیدواژه ها:

ADPLL ، Flying-Adder ، TDC