طراحی یک سلول تمام جمع کننده جدید و کارآمد با توان مصرفی بسیار پایین توسط منطق CMOS ترکیبی

در این مقاله، یک سلول تمام جمع کننده تک بیتی با ساختاری جدید توسط منطق CMOS ترکیبی طراحی و ارائه شده است. در این ساختار، تعداد ترانزیستورهای تشکیل دهنده سلول و مقدار توان مصرفی بسیار پایین بوده و همچنین مقدار پارامتر حاصلضرب توان در تأخیر (PDP) نسبت به دیگر سلول های تمام جمع کننده رایج، بهبود یافته است. وجود تنها یک گیت وارونگر در این ساختار، باعث کاهش مؤلفه اتصال کوتاه توان مصرفی شده است. نتایج شبیه سازی نشان می دهند که در این ساختار نسبت به ساختارهای رایج، مقدار پارامتر PDP از 5 تا 46 درصد و مقدار توان مصرفی از 10 تا 46 درصد بهبود داشته است. شبیه سازی ها توسط نرم افزار HSpice در تکنولوژی 90 نانومتر و با منبع تغذیه 1.2 ولت انجام شده است.

کلیدواژه های طراحی یک سلول تمام جمع کننده جدید و کارآمد با توان مصرفی بسیار پایین توسط منطق CMOS ترکیبی:

تمام جمع کننده ، تأخیر انتشار ، توان پایین ، منطق CMOS ترکیبی