طراحی و شبیه سازی تقویت کننده ی بایو با بهره ی ولتاژ بالا و آفست ورودی پایین مبتنی برتکنولوژی CMOS 09 نانومتر
سال انتشار: 1394
نوع سند: مقاله کنفرانسی
زبان: فارسی
مشاهده: 768
فایل این مقاله در 14 صفحه با فرمت PDF قابل دریافت می باشد
- صدور گواهی نمایه سازی
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
DCEAEM02_031
تاریخ نمایه سازی: 30 بهمن 1394
چکیده مقاله:
دراین مقاله یک تقویت کننده با بهره ی ولتاژ بالا با تکنیک self biasing ، برای بدست آوردن CMRR بالا و آفست ورودی پایین و حساسیت پایین نسبت به روند تغییرات را مورد مطالعه قرار دادیم و به بررسی و تنظیم فرکانس قطع پایین تقویت کننده و تنظیم بهره حلقهبسته تقویت کننده میپردازیم سپس آن را با تکنولوژی دیگر مقایسه و نتایج را بررسی میکنیم . شاخص های ارزیابی شامل توان مصرفی ، بهره مد تفاضلی ، حدفاز، فرکانس بهره واحد ، بهره مد مشترک ) CMRR (و ولتاژ آفست ورودی می باشد نتایج شبیه سازی تقویت کننده پیشنهادی در تکنولوژی 09 نانومترنشان میدهد که شاخص های کارآیی تقویت کننده از جمله سرعت ، توان مصرفی، فرکانس قطع پایین و بهره در مقایسه با دیگر تکنولوژی ها از کارآیی بهتری برخوردار است. نتایج شبیه سازی در تکنولوژی 09 نانومتر نشان میدهد که فرکانس بهره واحد1/85 است که نسبت به نمونه ی قبلی به میزان 01.19 درصد و توان مصرفی 142 میکرو وات که نسبت به نمونه ی قبلی به میزان25.602 درصد و میزان آفست ورودی.2.11μV ومقدار CMRR برابر 1.0 دسی بل است که نسبت به نمونه ی قبلی به میزان . 14.1 درصد در نتیجه بهبود حاصل شده است
کلیدواژه ها:
نویسندگان
علی عالی
دانشجوی کارشناسی ارشد
مهدی پیرمرادیان
استاد یار دانشگاه آزاد اسلامی
مراجع و منابع این مقاله:
لیست زیر مراجع و منابع استفاده شده در این مقاله را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود مقاله لینک شده اند :