CIVILICA We Respect the Science
(ناشر تخصصی کنفرانسهای کشور / شماره مجوز انتشارات از وزارت فرهنگ و ارشاد اسلامی: ۸۹۷۱)

طراحی و شبیه سازی تقویت کننده ی بایو با بهره ی ولتاژ بالا و آفست ورودی پایین مبتنی برتکنولوژی CMOS 09 نانومتر

عنوان مقاله: طراحی و شبیه سازی تقویت کننده ی بایو با بهره ی ولتاژ بالا و آفست ورودی پایین مبتنی برتکنولوژی CMOS 09 نانومتر
شناسه ملی مقاله: DCEAEM02_031
منتشر شده در دومین کنفرانس سراسری توسعه محوری مهندسی عمران ، معماری ، برق و مکانیک ایران در سال 1394
مشخصات نویسندگان مقاله:

علی عالی - دانشجوی کارشناسی ارشد
مهدی پیرمرادیان - استاد یار دانشگاه آزاد اسلامی

خلاصه مقاله:
دراین مقاله یک تقویت کننده با بهره ی ولتاژ بالا با تکنیک self biasing ، برای بدست آوردن CMRR بالا و آفست ورودی پایین و حساسیت پایین نسبت به روند تغییرات را مورد مطالعه قرار دادیم و به بررسی و تنظیم فرکانس قطع پایین تقویت کننده و تنظیم بهره حلقهبسته تقویت کننده میپردازیم سپس آن را با تکنولوژی دیگر مقایسه و نتایج را بررسی میکنیم . شاخص های ارزیابی شامل توان مصرفی ، بهره مد تفاضلی ، حدفاز، فرکانس بهره واحد ، بهره مد مشترک ) CMRR (و ولتاژ آفست ورودی می باشد نتایج شبیه سازی تقویت کننده پیشنهادی در تکنولوژی 09 نانومترنشان میدهد که شاخص های کارآیی تقویت کننده از جمله سرعت ، توان مصرفی، فرکانس قطع پایین و بهره در مقایسه با دیگر تکنولوژی ها از کارآیی بهتری برخوردار است. نتایج شبیه سازی در تکنولوژی 09 نانومتر نشان میدهد که فرکانس بهره واحد1/85 است که نسبت به نمونه ی قبلی به میزان 01.19 درصد و توان مصرفی 142 میکرو وات که نسبت به نمونه ی قبلی به میزان25.602 درصد و میزان آفست ورودی.2.11μV ومقدار CMRR برابر 1.0 دسی بل است که نسبت به نمونه ی قبلی به میزان . 14.1 درصد در نتیجه بهبود حاصل شده است

کلمات کلیدی:
نسبت حذف مد مشترک ،تقویت کننده بایو،آقست ورودی، بهره ی مد مشترک و تفاضلی ،تکنولوژی 09 نانو متر

صفحه اختصاصی مقاله و دریافت فایل کامل: https://civilica.com/doc/432608/