ارائه مدار جدید تمام تفریق کننده برگشت پذیر با قابلیت تحمل پذیری خطا با مقیاس نانومتری

سال انتشار: 1394
نوع سند: مقاله کنفرانسی
زبان: فارسی
مشاهده: 1,303

متن کامل این مقاله منتشر نشده است و فقط به صورت چکیده یا چکیده مبسوط در پایگاه موجود می باشد.
توضیح: معمولا کلیه مقالاتی که کمتر از ۵ صفحه باشند در پایگاه سیویلیکا اصل مقاله (فول تکست) محسوب نمی شوند و فقط کاربران عضو بدون کسر اعتبار می توانند فایل آنها را دریافت نمایند.

استخراج به نرم افزارهای پژوهشی:

لینک ثابت به این مقاله:

شناسه ملی سند علمی:

AIHE09_006

تاریخ نمایه سازی: 22 مهر 1394

چکیده مقاله:

با کوچک شدن ابعاد و مجتمعسازی ادوات محاسباتی(ترانزیستورها و گیت ها) یکی از مشکلاتی که ایجاد می شود اتلاف انرژی می باشد.در مطالعات اخیر مشاهده شده منطق برگشت پذیر نقش مهمی در محاسبات کارآمد انرژی ایفا می کند. منطق برگشت پذیر در زمینه هایمحاسبات کوانتومی، طراحی Cmos با توان پایین و پردازش اطلاعات نوری و فناوری نانو مورد توجه قرار گرفته است. یکی از مواردی که همیشه بشر سعی در کاهش آن داشته است کاهش خطا در خروجی مدارها می باشد تا خروجی واقعی با خروجی مورد نیاز تفاوتی نداشته باشد. هدف این مقاله ارائه یک مدار تمام تفریق کننده برگشت پذیر با قابلیت تحمل پذیری خطا می باشد. این طراحی با گیت های برگشت پذیر حفظ توازن در مقیاس نانومتری صورت گرفته است. در این طراحی با بهبود پارامترهایی مانند تعداد گیت، هزینه کوانتومی، خروجی زائد و ورودی ثابت توان مصرفی را کاهش داد.

کلیدواژه ها:

منطق برگشت پذیر ، تحمل پذیری خطا ، خروجی زائد ، ورودی ثابت و هزینه کوانتومی

نویسندگان

لیدا فداکار

دانشجوی کارشناسی ارشد، دانشگاه آزاد اسلامی بجنورد

منیره هوشمند

استادیار پایه چهار دانشگاه بین الملل امام رضا(ع)، مشهد

مراجع و منابع این مقاله:

لیست زیر مراجع و منابع استفاده شده در این مقاله را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود مقاله لینک شده اند :
  • Thapliyal, Gupta H. and S.K., Design of novel reversible cary ...
  • International Conference On Information Technology, 2006. ...
  • Chowdhury A.R., Design of areversible binary coded decimal adder by ...
  • Haghparast M., Navi K., Design of a novel fault tolerant ...
  • Haghparast M., Mohammad M., Navi K., Eshghi M., Optimized reversible ...
  • Hung W., Song X., Optimal synthesis of multiple output boolean ...
  • Sastry H.S.K., Shroff S.H., Efficient building blocks for reversible sequential ...
  • Haghparast, Sheikh Jabbari G.H., A new nanometric reversible full subtractor ...
  • Parhami B., Fault-tolerant reversible circuits Fortieth Asilomar Conference _ Signals: ...
  • Hasan B., Islam R., Synthesis of ful-addler circuit using reversible ...
  • Thapliyal, Ranganathan H. and N., Design of efficient reversible binary ...
  • Saiful I., A Novel Quantum Cost Efficient Reversible Full Adder ...
  • Wang C.Y., Synthesis of reversible sequential ...
  • Haghparast M., Navi K., A novel fault tolerant reversible gate: ...
  • Shoaei S., Haghparast M., Novel designs of nanometric parity preserving ...
  • Shiri M., Haghparast M., A Novel nanometric Fault Tolerat Reversible ...
  • Saligram R., Towards the Design of Fault Tolerant Reversible Circuits ...
  • Srinivasa Rao N., Satyanarayana P., A Novel ...
  • Reversible Gate and its Applications: International Journal of Engineering and ...
  • نمایش کامل مراجع