طراحی معماری مقاوم در برابر خطا برای پردازنده های چند هسته ای

با افزایش تراکم ترانزیستورها، کوچک سازی فناوری ساخت نیمه هادی ها و گسترش کاربرد پردازنده های چند هسته ای در سامانه های حساس، احتمال بروز خطاهای سخت افزاری موقتی، دائمی و تناوبی به یکی از چالش های اصلی طراحی معماری های پردازشی تبدیل شده است. در چنین سامانه هایی، وقوع خطا در یک هسته پردازشی می تواند از طریق حافظه مشترک، مسیرهای ارتباطی میان هسته ای، صف های زمان بندی و وابستگی های داده ای به سایر بخش ها منتقل شود و در نهایت موجب تولید خروجی نادرست یا شکست کامل اجرای وظایف گردد. هدف این پژوهش، طراحی و ارزیابی یک معماری مقاوم در برابر خطا برای پردازنده های چند هسته ای است که بتواند ضمن افزایش قابلیت اطمینان، سربار پردازشی و انرژی را در سطح قابل قبول حفظ کند. ایده اصلی پژوهش بر ترکیب چهار سازوکار کلیدی استوار است: افزونگی محاسباتی کنترل شده برای وظایف حساس، پایش پیوسته سلامت هسته ها، جداسازی و سطح بندی هسته های مشکوک یا معیوب، و زمان بندی هوشمند مبتنی بر وضعیت خطا و حساسیت وظیفه. در این پژوهش، یک معماری چند هسته ای شامل پیکربندی های ۴، ۸ و ۱۶ هسته ای مدل سازی شد و عملکرد آن در برابر سناریوهای مختلف خطا، بار پردازشی و الگوهای اجرای وظایف مورد ارزیابی قرار گرفت. نتایج شبیه سازی نشان داد که معماری پیشنهادی توانسته است نرخ تشخیص خطا را در شرایط بار سنگین به ۹۶٫۸ درصد برساند، در حالی که معماری پایه بخش قابل توجهی از خطاها را تنها پس از اثرگذاری بر خروجی نهایی آشکار می کرد. همچنین میانگین زمان بازیابی خطا از ۳۴٫۷ میلی ثانیه در معماری پایه به ۱۲٫۶ میلی ثانیه در معماری پیشنهادی کاهش یافت که بیانگر بهبود ۶۳٫۷ درصدی در سرعت بازیابی است. نرخ تکمیل موفق وظایف نیز از ۸۱٫۴ درصد در معماری پایه به ۹۵٫۷ درصد ارتقا یافت. افزون بر این، نرخ انتشار خطا از ۱۸٫۲ درصد به ۴٫۶ درصد کاهش پیدا کرد و نرخ خروجی های نادرست نهایی از ۱۳٫۵ درصد به ۲٫۵۶ درصد محدود شد.یافته ها نشان دادند که استفاده از افزونگی انتخابی، در مقایسه با افزونگی کامل، می تواند سطح بالایی از قابلیت اطمینان را بدون تحمیل سربار سنگین فراهم کند. سربار پردازشی معماری پیشنهادی در کل سناریوها به طور میانگین ۷٫۸ درصد و سربار انرژی در بار سنگین ۸٫۹ درصد اندازه گیری شد. همچنین ارزیابی خطاهای موقتی و دائمی نشان داد که معماری پیشنهادی به ترتیب نرخ مدیریت موفق ۹۵٫۹ درصد و نرخ تشخیص ۹۶٫۲ درصد را ارائه می دهد. نتایج مقیاس پذیری نیز تایید کرد که معماری پیشنهادی در افزایش تعداد هسته ها پایداری خود را حفظ می کند. بر اساس نتایج، می توان نتیجه گرفت که معماری پیشنهادی با بهره گیری از مقاوم سازی چندلایه، زمان بندی آگاه از خطا و پایش سلامت هسته ها، راهکاری موثر برای طراحی پردازنده های چند هسته ای قابل اعتماد در کاربردهای بلادرنگ، ایمنی بحرانی و ماموریت حساس محسوب می شود

کلیدواژه ها:

پردازنده های چند هسته ای ، تحمل خطا ، افزونگی محاسباتی ، پایش سلامت هسته ، زمان بندی مقاوم.