طراحی و شبیه سازی فلیپ-فلاپ دولبه پویا با سرعت بالا و توان مصرفی پایین

کاهش همزمان سرعت و توان مصرفی در المان های حافظه دوپایا، با توجه به آنکه معمولا یک رابطه جانشینی بین سرعت و توان وجود دارد، هدفی چالش برانگیز محسوب می شود. یک فلیپ فلاپ دو لبه پویا طراحی شده که سریعتر از مدار استاندارد ایستای (اصلی-فرعی) عمل می کند، با استفاده از تعداد کمتری ترانزیستور، مصرف انرژی کمتری دارد. توپولوژی پیشنهادی برای فلیپ فلاپ دو لبه پویا یک جفت فلیپ فلاپ تک لبه را، که یکی روی لبه مثبت و دیگر روی لبه منفی کلاک تریگر می شود، به کمک یک مالتیپلکسر ۲:۱ با استفاده از روش کلاک تکفاز واقعی ترکیب می کند. در توپولوژی که پیشنهاد شده، با استفاده از فقط هشت ترانزیستور که توسط سیگنال کلاک سوئیچ میشوند، میتوان به مصرف انرژی کمتری دست یافت. بر اساس شبیه سازی SPICE با استفاده از مدل ترانزیستورهای اثر میدانی در یک فرآیند CMOS ۹۰نانومتری، کارآیی فلیپ فلاپ پویای پیشنهادی با کارآیی فلیپ فلاپ ایستای استاندارد مبتنی بر مدار گیر مقایسه شده است. همچنین، نتایج شبیه سازی SPICE نشان می دهد که فلیپ فلاپ دو لبه ارائه شده در یک فرآیند CMOS ۲۲ نانومتری با ولتاژ تغذیه ۹/۰ولتی در فرکانس ۷/۱۶گیگاهرتز برای کلاک تاخیری ۲۵پیکوثانیه از سیگنال کلاک تا خروجی به نمایش می گذارد و ۱۴۶میکرووات توان مصرف می کند. عملکرد فلیپ فلاپ پویای TSPC پیشنهاد شده، با عملکرد فلیپ فلاپهای مبتنی بر المان C و فلیپ فلاپهای TSPC که با ولتاژ تغذیه نزدیک به ولتاژ آستانه ترانزیستور کار میکنند، در تکنولوژیهای نانومتری CMOS مورد مقایسه قرار گرفت.

کلیدواژه ها:

فلیپ فلاپ ایستا ، فلیپ فلاپ پویا ، فلیپ فلاپ دو لبه ، CMOSنانومتری ، سرعت بالا ، توان مصرفی پایین