طراحی و پیاده سازی ضرب کننده و مجذور کننده تپنده سری با سرعت بالا برای اعداد بزرگ در زبان توصیف سخت افزار

سال انتشار: 1386
نوع سند: مقاله کنفرانسی
زبان: فارسی
مشاهده: 2,490

فایل این مقاله در 6 صفحه با فرمت PDF قابل دریافت می باشد

استخراج به نرم افزارهای پژوهشی:

لینک ثابت به این مقاله:

شناسه ملی سند علمی:

ICEE15_232

تاریخ نمایه سازی: 17 بهمن 1385

چکیده مقاله:

در این مقاله، طراحی و پیاده سازی یک ضرب کننده و یک مجذور کننده تپنده سری برای اعداد بزرگ انجام می گیرد. ضرب کننده پیشنهادی بر اساس یک ضرب کنند ه سری / موازی که با کارایی صدردصد کار می کند، بنیان شده است. در این مدار محاسبتت قسمت کم ارزش و قسمت پر ارزش حاصل در دو مرحله که همپوشانی دارند، انجام می شود تا عملیات سریع انجام می شود. با حذف تعدادی از عناصر تاخیر و نیز ادغام هر دو سلول مجاور در مدار مورد نظر، مدار به صورت تپشی کار خواهد کرد. ضمن اینکه با اعمال تغییراتی در ورودی موازی، هر دو ورودی مدار به صورت تپشی کار خواهد کرد. ضمن اینکه با اعمال تغییراتی در ورودی موازی، هر دو ورودی مدار به صورت سری به مدار وارد می شود تا برای اعداد بزرگ به خوبی کار کند. مدار نهایی قادر است که ضرب اعداد بزرگ را، به صورت پیوسته و تپشی بدون افزایش پیچیدگی سخت افزار نسبت به طرح های موجود، با سرعت بالا انجام دهد. از همین روش برای طراجی مجذور کنند تپنده سری استفاده می شود. تمام طرح های مطرح شده در این مقاله با کک زبان توصیف سخت فازار بر روی تراشه های FPGA پیاد ه سازی شده اند.

کلیدواژه ها:

آرایه های تپنده ، زبان توصیف سخت افزار ، ضرب کننده تپنده سری ، مجذور کننده تپنده سری

نویسندگان

فهیمه یزدان پناه

عضو هیئت علمی گروه مهندسی کامپیوتر، دانشکده فنی و مهندسی، دانشگاه ش

محمد علائی

عضو هیئت علمی گروه مهندسی کامپیوتر، دانشکده فنی و مهندسی، دانشگاه ش

مراجع و منابع این مقاله:

لیست زیر مراجع و منابع استفاده شده در این مقاله را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود مقاله لینک شده اند :
  • C. Kim, VHDL Imp lementation Of Systolic Modular Multpliers On ...
  • G. Gaubatz , Versatile Montgomery Multiplier Architecture _ THESIS, Naster ...
  • H. T. Kung, *7hy systolic arch itectures?, Proc. IEEE, Carnegi ...
  • H. T. Kung and C. E. Leiserson, *Systolic arrays for ...
  • G. Bi and E. V. Jones, _ H i gh ...
  • A. Ashur, A. Aggun and M. K. Ibrahim, ، Area- ...
  • O. Nibouche, A. Bouridane and M. Nibouche, ، ^New Architecture ...
  • K. Z. Pekmestzi, P. Kalivas, and N. Moshopolus, *Long Unsigned ...
  • A. sllame and V. Dvorak , "An FPGA-B ased Systolic ...
  • نمایش کامل مراجع