طراحی تمام جواب کننده تک بیتی جدید با تأخیر انتشار و EDP فوقالعاده پایین
محل انتشار: اولین کنفرانس ملی مهندسی برق اصفهان
سال انتشار: 1391
نوع سند: مقاله کنفرانسی
زبان: فارسی
مشاهده: 652
فایل این مقاله در 6 صفحه با فرمت PDF قابل دریافت می باشد
- صدور گواهی نمایه سازی
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
ISFAHANELEC01_069
تاریخ نمایه سازی: 23 اسفند 1392
چکیده مقاله:
نگرانیهای پیشنهاد شده در این مقاله بر اساس تکنولوژی CMOS سان باشد. مزیت آن به طرح پیشنهادی نسبت به طرحهای دیگر تاخیر انتشار و PDP پایین است که منجر به کاهش EDP نسبت به سایر مدار ات مقایسه شده در این مقاله میشود. در این مدار SUM بر اساس دو تکنیک GDI و TG پری شده است ملاک پیچیدگی منطقی در هر دو طرح در نظر گرفته شده است. مشکل ماکزیمم سوئینگ خروجی در طرح اول توسط طرح پیشنهادی دوستان رفع شده است اما به بهای رسیدن به سوئینگ خروجی آیی ، تاخیر انتشار و در نتیجه PDP مدار بالا میرود که این افزایش مطلوب ما نیست. شبیهسازی این مدار ات توسط نرمافزار HSPICE در تکنولوژی um 0/18 انجام گرفته است. نتایج مدار پیشنهادی ما با دیگر طرفی هم مقایسه شده که بهبود چشمگیری مشاهده میشود.
کلیدواژه ها:
نویسندگان
محسن صادقی
دانشجوی کارشناسی ارشد گروه مهندسی برق موسسه آموزش عالی سجاد
عارف وکیلی
دانشجوی کارشناسی ارشد گروه مهندسی برق موسسه آموزش عالی سجاد
عباس گل مکانی
عضو هیئت علمی گروه مهندسی برق موسسه آموزش عالی سجاد
مراجع و منابع این مقاله:
لیست زیر مراجع و منابع استفاده شده در این مقاله را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود مقاله لینک شده اند :