طراحی تمام جواب کننده تک بیتی جدید با تأخیر انتشار و EDP فوقالعاده پایین
عنوان مقاله: طراحی تمام جواب کننده تک بیتی جدید با تأخیر انتشار و EDP فوقالعاده پایین
شناسه ملی مقاله: ISFAHANELEC01_069
منتشر شده در اولین کنفرانس ملی مهندسی برق اصفهان در سال 1391
شناسه ملی مقاله: ISFAHANELEC01_069
منتشر شده در اولین کنفرانس ملی مهندسی برق اصفهان در سال 1391
مشخصات نویسندگان مقاله:
محسن صادقی - دانشجوی کارشناسی ارشد گروه مهندسی برق موسسه آموزش عالی سجاد
عارف وکیلی - دانشجوی کارشناسی ارشد گروه مهندسی برق موسسه آموزش عالی سجاد
عباس گل مکانی - عضو هیئت علمی گروه مهندسی برق موسسه آموزش عالی سجاد
خلاصه مقاله:
محسن صادقی - دانشجوی کارشناسی ارشد گروه مهندسی برق موسسه آموزش عالی سجاد
عارف وکیلی - دانشجوی کارشناسی ارشد گروه مهندسی برق موسسه آموزش عالی سجاد
عباس گل مکانی - عضو هیئت علمی گروه مهندسی برق موسسه آموزش عالی سجاد
نگرانیهای پیشنهاد شده در این مقاله بر اساس تکنولوژی CMOS سان باشد. مزیت آن به طرح پیشنهادی نسبت به طرحهای دیگر تاخیر انتشار و PDP پایین است که منجر به کاهش EDP نسبت به سایر مدار ات مقایسه شده در این مقاله میشود. در این مدار SUM بر اساس دو تکنیک GDI و TG پری شده است ملاک پیچیدگی منطقی در هر دو طرح در نظر گرفته شده است. مشکل ماکزیمم سوئینگ خروجی در طرح اول توسط طرح پیشنهادی دوستان رفع شده است اما به بهای رسیدن به سوئینگ خروجی آیی ، تاخیر انتشار و در نتیجه PDP مدار بالا میرود که این افزایش مطلوب ما نیست. شبیهسازی این مدار ات توسط نرمافزار HSPICE در تکنولوژی um 0/18 انجام گرفته است. نتایج مدار پیشنهادی ما با دیگر طرفی هم مقایسه شده که بهبود چشمگیری مشاهده میشود.
کلمات کلیدی: تاخیر انتشار ، TG ، GDI ، PDP
صفحه اختصاصی مقاله و دریافت فایل کامل: https://civilica.com/doc/237013/