طراحی و شبیه سازی تمام جماعت کننده تک بیتی با توان پایین با تکنیک جدیدی بر مبنای ترانزیستور عبوری
محل انتشار: اولین کنفرانس ملی مهندسی برق اصفهان
سال انتشار: 1391
نوع سند: مقاله کنفرانسی
زبان: فارسی
مشاهده: 565
فایل این مقاله در 6 صفحه با فرمت PDF قابل دریافت می باشد
- صدور گواهی نمایه سازی
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
ISFAHANELEC01_068
تاریخ نمایه سازی: 23 اسفند 1392
چکیده مقاله:
این مقاله به طراحی یک تمام جمع کننده با توان پایین که مبنای آن تکنولوژی CMOS از می‌پردازد. مزیت آن این طراحی تاخیر انتشار کمان به همراه توان مصرفی پایین است که منجر به دست یافتن به PDP چین شده است. نتایج به‌دست‌آمده از این طرح با تکنیک‌هایی که اخیراً مورد مطالعه و بررسی قرار گرفته و مقایسه شده که به طور چشمگیری را نشان می‌دهد. در طراحی انجام شده هیچ گونه مردان معکوس کننده‌ای استفاده نشده که این خود منجر به کاهش تاخیر انتشار گردیده است. در مدار پیشنهادی ملاک حداقل ترانزیستور برای رسیدن به توان مصرفی و تفسیر انتشار پایین لحاظ شده است. در این طراحی Sum باعث نزدیک ترانزیستور عبوری و برای پیاده‌سازی Cout از تکنیک اکثر استفاده شده است شبیه‌سازی این طراحی توسط نرم‌افزار HSPICE و تکنولوژی um 0/18 انجام شده است.
کلیدواژه ها:
نویسندگان
محسن صادقی
دانشجوی کارشناسی ارشد گروه مهندسی برق موسسه آموزش عالی سجاد
عارف وکیلی
دانشجوی کارشناسی ارشد گروه مهندسی برق موسسه موسسه سجاد
عباس گل مکانی
عضو هیئت علمی گروه مهندسی برق موسسه موسسه سجاد
مراجع و منابع این مقاله:
لیست زیر مراجع و منابع استفاده شده در این مقاله را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود مقاله لینک شده اند :