مدار پویای جدید برای طراحی رجیستر فایل های سرعت- بالا

سهم عمده ای از تاخیر و توان مصرفی در رجیستر فایل ها، مربوط به مسیرهای خواندن است. مسیرهای خواندن با استفاده از مدارهای پویا پیاده سازی می شوند تا عملکرد رجیستر فایل ها را بهبود ببخشند. بنابراین طراحی یک مدار پویای سرعت - بالا و توان- پایین برای رسیدن به رجیستر فایل هایی که از نظر انرژی کارایی داشته باشند برای ریزپردازنده های جدید ضروری است. در این مقاله، یک مدار پویای جدید برای کاهش تاخیر و توان مصرفی رجیستر فایل ها بدون کاهش قابل توجه در مصونیت در برابر نویز ارائه می شود. در مدار پویای پیشنهادی، ولتاژ تغذیه شبکه پایین بر (PDN) نسبت به ولتاژ اصلی مدار کمتر است تا توان مصرفی کاهش یابد. همچنین، شبکه های پایین بر با تعداد ورودی زیاد با استفاده از شبکه های کوچک تر پیاده سازی می شوند تا ظرفیت خازنی گره پویا کم شده و عملکرد مدار افزایش یابد. یک رجیستر فایل با ۶۴ کلمه ۳۲ بیتی، دو درگاه برای خواندن و یک درگاه برای نوشتن با استفاده از مدار پیشنهادی پیاده سازی می شود. شبیه سازی ها با استفاده از شبیه ساز HSPICE در فناوری ۹۰ نانومتر CMOS انجام می شود. نتایج شبیه سازی ها به ازای مصونیت در برابر نویز یکسان، نشان دهنده کاهش ۴۵ و ۳۱ درصدی به ترتیب در تاخیر و توان مصرفی رجیستر فایل پیشنهادی در مقایسه با رجیستر فایل متداول است.

کلیدواژه ها:

رجیستر فایل ، منطق پویا ، طراحی سرعت- بالا ، طراحی توان- پایین ، مصونیت در برابر نویز