Design of a ۱۶-by-۱۶-bit Unsigned Serial-parallel Multiplier using Retime Technique

سال انتشار: 1399
نوع سند: مقاله ژورنالی
زبان: انگلیسی
مشاهده: 195

فایل این مقاله در 10 صفحه با فرمت PDF قابل دریافت می باشد

استخراج به نرم افزارهای پژوهشی:

لینک ثابت به این مقاله:

شناسه ملی سند علمی:

JR_MJEE-14-1_006

تاریخ نمایه سازی: 25 بهمن 1401

چکیده مقاله:

In this paper, the structure of a ۱۶-by-۱۶ unsigned hybrid (serial-parallel) multiplier has been proposed. Parallel multipliers, in comparison with serial multipliers, have higher speed and higher power consumption. In hybrid structures, to reduce power and increase speed, both serial and parallel techniques are used. The proposed structure improves propagation delay and reduces power consumption using pipeline and retime techniques. Simulation results show that it has ۵.۷ ns propagation delay and ۲.۶۵ mW power consumption. The figure of merit for energy consumption is ۱۵.۲ PJ. The proposed multiplier has been designed using ۰.۱۸ μm TSMC process at ۱.۸ V supply and simulated using Cadence tools. The layout of the multiplier occupies ۵۲۴۱۴ μm۲.

کلیدواژه ها:

نویسندگان

Amirhossein Vafi

Department of Electrical and Computer Engineering, University of Tabriz, Tabriz, Iran.

Ziaddin Kozehkanani

Department of Electrical and Computer Engineering, University of Tabriz, Tabriz, Iran.

Jafar Sobhi

Department of Electrical and Computer Engineering, University of Tabriz, Tabriz, Iran.

Mousa Yousefi

Department of Engineering, Azarbaijan Shahid Madani University, Tabriz, Iran.

مراجع و منابع این مقاله:

لیست زیر مراجع و منابع استفاده شده در این مقاله را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود مقاله لینک شده اند :
  • L. Dake, “Embedded DSP Processor Design,” San Mateo, CA, USA, ...
  • C. Chinmay, B. Gupta, and S. K. Ghosh, “A Review ...
  • S. Minhyeok, and H. Lee, “A high-speed four-parallel radix-۲ ۴ ...
  • L. Jeesung, and H. Lee, “A high-speed two-parallel radix-۲ ۴ ...
  • T. Cho, and H. Lee, “A High-Speed Low-Complexity Modified Radix-۲۵ ...
  • A. Pishvaie, G. Jaberipur, and A. Jahanian, “Improved CMOS (۴; ...
  • D. Baran, M. Aktan, and V. G. Oklobdzija, “Energy efficient ...
  • A. R. Cooper, “Parallel architecture modified Booth multiplier,” In IEE ...
  • T. Jin-Hao, and L. D. Van, “Power-efficient pipelined reconfigurable fixed-width ...
  • W. Chua-Chin, and G. N. Sung, “Low-power multiplier design using ...
  • B. Hung Tien, Y. Wang, and Y. Jiang, “Design and ...
  • G. Maged, et al. “Serial-link bus: A low-power on-chip bus ...
  • R.R. Dobkin, A. Morgenshtein, A. Kolodny, and R. Ginosar, “Parallel ...
  • C. Brian S., and E. G. Friedman. “A hybrid radix-۴/madix-۸ ...
  • T. Somsubhra, H. Rahaman, and J. Mathew, “Low Complexity Digit ...
  • X. Jiafeng, P. K. Meher, and J. He. “Low-latency area-delay-efficient ...
  • S. Choi, et al. “Hybrid radix-۴/-۸ truncated multiplier for mobile ...
  • M. P. Kumar, et al. “Low-Cost Design of Serial-Parallel Multipliers ...
  • N. Jagadeeshkumar, and D. Meganathan, “A novel design of low ...
  • B. Hung Tien, Y. Wang, and Y. Jiang. “Design and ...
  • B. R. Zeydel, D. Baran, and V. G. Oklobdzija, “Energy-efficient ...
  • K. Dey, and S. Chattopadhyay, “Design of high performance ۸ ...
  • G. Kim, S. Lee, J. Park, and H. J. Yoo, ...
  • نمایش کامل مراجع