بکارگیری حافظه برای پیاد هسازی الگوریتم AES

استاندارد جدید رمزگزاری AES برپایه الگوریتم Rijndael قرار دارد . این الگوریتم شرایط مناسبی از نظر سخت افزاری ونرم افزاری برای اجرا فراهم م ی کند. سرعت موثر و سهولت پیاد ه سازی از مزایای مهم این الگوریتم است . در این مقاله طرح لازم برای پیاده سازی الگوریتم AES بر روی تراشه Virtex E600-8 FPGA از خانواده Xilinx ارائه شده اس ت . در مدار طراحی شده سعی شده است که بجای استفاده از جدول جستجو از حافظه استفاده شود و برای محاسبات یای انحصاری نیزفقط از یک بلوک در کل عملیات استفاده شده که باعث کاهش فضای مورد نیاز شده است . مدار طراحی شده از نظر زما نبندی و فشردگی فضا و قطعات بکار رفته، بهینه شده است . حداکثر فرکانس کار مدار82MHz و حداکثر گذردهی 1/165Gbsمی باشد. در مدار طراحی شده ١٠ بلوکRAMو ٣٥٩ عددCLBدر شرایطی که کلید درون هسته و بطور همزمان ساختهمی شود، بکار رفته است

کلیدواژه ها:

رمزنگاری ، الگوریتمRijndaelمعماری بازگشتیAES ، FPGA