یک الگوریتم بسیار سریع برای شبیه سازی اشکال تاخیر مسیر مدارهای دیجیتال بر اساس پیمایش موازی مسیر بحرانی

سال انتشار: 1399
نوع سند: مقاله ژورنالی
زبان: فارسی
مشاهده: 207

فایل این مقاله در 22 صفحه با فرمت PDF قابل دریافت می باشد

استخراج به نرم افزارهای پژوهشی:

لینک ثابت به این مقاله:

شناسه ملی سند علمی:

JR_SCJKA-9-1_008

تاریخ نمایه سازی: 31 تیر 1401

چکیده مقاله:

شبیه سازی اشکال تاخیر مسیر روشی برای ارزیابی کیفیت آزمون است که در آن تعداد مسیرهای شناسایی شده توسط یک مجموعه آزمون مشخص می شود. زمان اجرای شبیه سازی اشکال تاخیر مسیر به تعداد کل مسیرهای یک مدار وابسته است. افزایش روز افزون بزرگی و پیچیدگی مدارات دیجیتال و رابطه نمایی تعداد مسیرها بر حسب تعداد دروازه های یک مدار، شبیه سازی اشکال تاخیر مسیر را برای مدارات امروزی به عملیاتی زمان بر تبدیل کرده است. از این رو نیاز به وجود الگوریتم های سرعت بالاتر به شدت احساس می شود. روش های موجود شبیه سازی اشکال تاخیر مسیر بخاطر زمان اجرای طولانی، عدم دقت و یا نیاز به سخت افزار خاص دچار مشکل هستند. در کار حاضر یک الگوریتم بسیار سریع برای شبیه سازی اشکال تاخیر مسیر ارائه می شود که ضمن افزایش سرعت، دقت خود را نیز حفظ می کند و از طرفی برای اجرا به سخت افزار خاصی نیاز ندارد. این روش بطور همزمان از چند تکنیک مختلف برای افزایش سرعت استفاده می کند. برخی از این تکنیک ها مانند رهگیری مسیر بحرانی (جهت کوچک کردن فضای جستجو)، ساده سازی شروط انتشار تاخیر مسیر (برای کاهش حجم محاسبات) و ایجاد چک لیست آرایه ای (به منظور حذف عملیات مقایسه و جستجو هنگام ادغام لیست مسیرهای شناسایی شده) نوآوری محسوب می شوند و بکارگیری آنها در کنار تکنیک های شناخته شده مانند اندیس گذاری مسیرها (برای جلوگیری از استخراج کامل مسیرها) و موازات ۳۲ بیتی (جهت اعمال ۳۲ بردار آزمون همزمان) باعث افزایش قابل توجه سرعت شده است. روش پیشنهادی بر روی تعدادی از مدارهای محک ISCAS۸۵ و  ITC۹۹ آزمایش شده و نتایج ترکیب تکنیک های مختلف با یکدیگر و با تعدادی از کارهای گذشته مقایسه شده است. نتایج بدست آمده، تاثیر تکنیک های بکار رفته و بهبود حدود ۱۸۶ برابری نسبت به کارهای دیگران را نشان می دهد.

نویسندگان

احمد احترام

دانشکده فنی و مهندسی، گروه مهندسی برق، واحد اصفهان (خوراسگان)، دانشگاه آزاد اسلامی، اصفهان، ایران

حسین صباغیان بیدگلی

دانشکده مهندسی برق و کامپیوتر، گروه مهندسی کامپیوتر، دانشگاه کاشان، کاشان، ایران

حسین قسوری

دانشکده مهندسی برق و کامپیوتر، گروه مهندسی برق، واحد کاشان، دانشگاه آزاد اسلامی، کاشان، ایران

مجید دلشاد

دانشکده فنی و مهندسی، گروه مهندسی برق، واحد اصفهان (خوراسگان)، دانشگاه آزاد اسلامی، اصفهان، ایران

شاهین حسابی

دانشکده مهندسی کامپیوتر، گروه مهندسی برق، دانشگاه صنعتی شریف، تهران، ایران

مراجع و منابع این مقاله:

لیست زیر مراجع و منابع استفاده شده در این مقاله را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود مقاله لینک شده اند :
  • Aguiar Y.Q., Zimpeck A.L., Meinhardt C., and Reis R., “Permanent ...
  • Shojiro A., VLSI Design and Test for Systems Dependability, Japan, ...
  • Bushnell M.L. and Agrawal V.D., Essentials of Electronic Testing for ...
  • Krstic A. and Cheng K.-T., Delay Fault Testing for VLSI ...
  • Ehteram A., Sabaghian-Bidgoli H., Ghasvari H., and Hessabi S., “A ...
  • Liu X., Hsiao M.S., Chakravarty S., and Thadikaran P.J., “Efficient ...
  • Liu T., Zhou Y., Liu Y., and Cai S., “Harzard-based ...
  • Jayanthy S. and Bhuvaneswari M.C., “Delay Fault Testing of VLSI ...
  • Pomeranz I., “Non-Masking Non-Robust Tests for Path Delay Faults,” ۲۰۲۰ ...
  • Smith G.L., “Model for delay faults based upon paths,” Proc. ...
  • Fink F., Fuchs K., and Schulz M.H., “Robust and nonrobust ...
  • Majhi A.K., Jacob J., and Patnaik L.M., “A Novel Path ...
  • Chakraborty T.J., Agrawal V.D., and Bushnell M.L., “Path delay fault ...
  • Jayanthy S., Bhuvaneswari M.C., and Kavitha T., “Simulation based ATPG ...
  • Pomeranz I. and Reddy S.M., “An efficient non-enumerative method to ...
  • Pomeranz I. and Reddy S.M., “An efficient nonenumerative method to ...
  • Heragu K., Agrawal V.D., and Bushnell M.L., “Statistical methods for ...
  • Ali Y., Yamato Y., Yoneda T., Hatayama K., and Inoue ...
  • Schneider E., Holst S., Kochte M.A., Wen X., and Wunderlich ...
  • Schneider E., Kochte M.A., Holst S., Wen X., and Wunderlich ...
  • Gharaybeh M.A., Agrawal V.D., and Bushnell M.L., “False-path removal using ...
  • Gjermandez O., “Exploiting arithmetic built-in self-test techniques for path delay ...
  • Manikandan P., Larsen B.B., and Aas E.J., “An Enhanced Path ...
  • نمایش کامل مراجع