طراحی رجیستر فایل توان پایین CMOS

عمده توان مصرفی در رجیستر قابل های سریع مربوط به مسیرهای خواندن است که با استفاده از مدارهای دینامیکی پیاده سازی می شوند . از این رو ، یک تکنیک مداری جدید در این مقاله پیشنهاد می شود که بدون کاهش چشمگیر سرعت و مصونیت در برابر نویز ، توان مصرفی رجیستر قابلها را کاهش می دهد . در مدار دینامیکی پیشنهادی ، شبکه پایین کش به چند شبکه کوچکتر تقسیم می شود تا عملکرد مدار افزایش یابد . همچنین شبکه های پایین کش با استفاده از ترانزیستورهای NMOS پیش بار می شوند تا دامنه نوسان ولتاژ و در نتیجه توان مصرفی کم شود . با استفاده از مدار پیشنهادی ، یک رجیستر قابل با ۶۴ کلمه ۳۲ بیتی ، دو پورت برای خواندن و یک پورت برای نوشتن پیاده سازی می شود ، رجیستر فایل های مورد مطالعه با استفاده از نرم افزار HSPICE در تکنولوژی ۹۰ نانومتر CMOS و با بکارگیری ترانزیستورهایی با ولتاژ استانه کم شبیه سازی شدند . نتایج شبیه سازی برای رجیستر قایل ها نشان می دهند که تحت مسولیت در برابر نویز یکسان ، توان مصرفی و تاخیر در رجیستر قابل پیشنهادی به ترتیب ۳۷ و ۳۶ / نسبت به رجیستر قابل متداول کاهش یافته است .

کلیدواژه ها:

ریجیسترفایل ، مبدل ها ، توان پایین ، cmos