طراحی خط تاخیر ترکیبی پهن باند برای استفاده در حلقه قفل تاخیر

برای داشتن نرخ داده با پهنای باند وسیع در سیستم های مخابراتی نسل جدید نیاز به استفاده از تکنولوژی پیشرفته مدیریت کلاک مانند حلقه قفل تاخیر(DLL) می باشد. با پیدایش اینترنت اشیا سازمان ها به دنبال هوشنمند شدن هستند و توان مصرفی پایین و طراحی های جدید مورد تاکید همه سیستم های هوشمند است. با افزایش فرکانس و کارآیی سیستم های VLSI، طراحی سیستم توزیع کلاک دارای چالش های زیادی می شود، زیرا کیفیت کلاک تولید شده به نوعی تعیین کننده کارآیی کل سیستم می باشد. کیفیت سیگنال کلاک توسط چندین عامل از جمله فرکانس، فاز، دوره کارکرد، جیتر و انحراف کلاک تعیین می شود. هر یک از مدارهای آنالوگ و دیجیتال محدودیت هایی دارند که در صورت استفاده از DL آنالوگ یا دیجیتال تنها نمی توان کلاک با کیفیت بالا داشت. یکی از این ایده های مطرح شده برای افزایش کارآیی DLها، استفاده ترکیبی از مدارهای آنالوگ و دیجیتال در یک سیستم است. در این تحقیق یک خط تاخیر با استفاد از ترکیب مدارهای دیجیتال و آنالوگ، طراحی و سپس با استفاده از نرم افزار ۲۰۰۸ ADS بر مبنای تکنولوژی µm ۱۸/۰TSMC CMOSRF و ولتاژ تغذیه ۸/۱ولت در سطح ترانزیستور شبیه سازی شده است. برای بلوک خط تاخیر، سلول تاخیر با کنترل ترکیبی و مدار گرایشی پیشنهاد شده است که با استفاده از تغذیه بدنه امکان رسیدن به ورودی و خروجی خط به خط را فراهم کرده است. در نهایت مدار تاخیری با پهنای باند MHz۸۴۰ و جیتر موثر psec ۷/۳ در MHz۹۲۰ حاصل شده است، که در آن حداکثر توان مصرفی مدار در فرکانس MHz۹۲۰ برابر mW ۹/۳ میباشد.

کلیدواژه ها:

خط تاخیر ، سلول تاخیر تشنه جریان ، تفاضلی کاذب ، مدار ترکیبی دیجیتال و آنالوگ