ناشر تخصصی کنفرانس های ایران

لطفا کمی صبر نمایید

Publisher of Iranian Journals and Conference Proceedings

Please waite ..
CIVILICAWe Respect the Science
ناشر تخصصی کنفرانسهای ایران
عنوان
مقاله

ارائه معماری تلفیقی لایه های 3 و 4 شبکه بر روی هسته کنترل کننده اترنت و پیادهسازی آن بر روی FPGA

سال انتشار: 1397
کد COI مقاله: JR_SAIRAN-9-3_006
زبان مقاله: فارسیمشاهد این مقاله: 130
فایل این مقاله در 8 صفحه با فرمت PDF قابل دریافت می باشد

خرید و دانلود فایل مقاله

با استفاده از پرداخت اینترنتی بسیار سریع و ساده می توانید اصل این مقاله را که دارای 8 صفحه است به صورت فایل PDF در اختیار داشته باشید.
آدرس ایمیل خود را در کادر زیر وارد نمایید:

مشخصات نویسندگان مقاله ارائه معماری تلفیقی لایه های 3 و 4 شبکه بر روی هسته کنترل کننده اترنت و پیادهسازی آن بر روی FPGA

امین نادری - دانشگاه خواجه نصیر
یوسف درمانی - عیئت علمی دانشکده برق و کامپیوتر دانشگاه خواجه نصیر
علی ناصری - هیئت علمی دانشگاه جامع امام حسین دانشکده فاوا

چکیده مقاله:

در خیلی از کاربردها از جمله اینترنت اشیاء و همچنین بخشهای مختلف شبکههای فرماندهی و کنترل ضرورت دارد که اطلاعات در بستر شبکه منتقل گردد. در کاربردهایی که FPGA نقش پردازنده دارد، به دلیل محدودیتهای هزینه و حجم لازم است تا لایههای شبکه نیز بر روی FPGA پیاده شوند. همچنین چون تمامی لایهها درون FPGA پیاده میشوند امکان رمزگذاری و ... در لایههای مختلف شبکه وجود خواهد داشت. هدف از این مقاله طراحی یک گره در شبکه بر اساس استاندارد IEEE802.3 است به صورتی که قابلیت پیادهسازی بر روی FPGA داشته باشد. در این طراحی، معماری تلفیقی از سه لایه پیوند داده، شبکه و انتقال مدنظر است. به منظور افزایش سرعت و کاهش حجم مورد استفاده از LUT ، طراحی به صورت خط لوله انجام گرفته است. پروتکلهای انتخابی در طراحی انجام شده، پروتکل IEEE802.3 برای لایه پیوند داده، پروتکل IPv4 برای لایه شبکه و پروتکل UDP برای لایه انتقال میباشد. معماری مذکور بر روی روی تراشه XC6slx9-2 پیادهسازی گردید. طبق نتایج به عمل آمده در عمل و سنتز نرمافزار حدود 25 درصد از حجم سلولهای منطقی FPGA مصرف شده و سرعت کلاک برنامه 140 مگاهرتز به دست آمده است. نرخ ارسال و دریافت سیستم در حالت پایدار برای اترنت 100 ، حدود 80 مگابیت بر ثانیه و برای اترنت 10 برابر 10 مگابیت بر ثانیه به دست آمده است.

کلیدواژه ها:

Ethernet, IEEE802, اترنت, تراشه هاي برنامه پذير, FPGA

کد مقاله/لینک ثابت به این مقاله

برای لینک دهی به این مقاله می توانید از لینک زیر استفاده نمایید. این لینک همیشه ثابت است و به عنوان سند ثبت مقاله در مرجع سیویلیکا مورد استفاده قرار میگیرد:

https://civilica.com/doc/950628/

نحوه استناد به مقاله:

در صورتی که می خواهید در اثر پژوهشی خود به این مقاله ارجاع دهید، به سادگی می توانید از عبارت زیر در بخش منابع و مراجع استفاده نمایید:
نادری، امین و درمانی، یوسف و ناصری، علی،1397،ارائه معماری تلفیقی لایه های 3 و 4 شبکه بر روی هسته کنترل کننده اترنت و پیادهسازی آن بر روی FPGA،،،،،https://civilica.com/doc/950628

در داخل متن نیز هر جا که به عبارت و یا دستاوردی از این مقاله اشاره شود پس از ذکر مطلب، در داخل پارانتز، مشخصات زیر نوشته می شود.
برای بار اول: (1397، نادری، امین؛ یوسف درمانی و علی ناصری)
برای بار دوم به بعد: (1397، نادری؛ درمانی و ناصری)
برای آشنایی کامل با نحوه مرجع نویسی لطفا بخش راهنمای سیویلیکا (مرجع دهی) را ملاحظه نمایید.

مدیریت اطلاعات پژوهشی

صدور گواهی نمایه سازی | گزارش اشکال مقاله | من نویسنده این مقاله هستم

اطلاعات استنادی این مقاله را به نرم افزارهای مدیریت اطلاعات علمی و استنادی ارسال نمایید و در تحقیقات خود از آن استفاده نمایید.

علم سنجی و رتبه بندی مقاله

مشخصات مرکز تولید کننده این مقاله به صورت زیر است:
نوع مرکز: دانشگاه دولتی
تعداد مقالات: 9,710
در بخش علم سنجی پایگاه سیویلیکا می توانید رتبه بندی علمی مراکز دانشگاهی و پژوهشی کشور را بر اساس آمار مقالات نمایه شده مشاهده نمایید.

به اشتراک گذاری این صفحه

اطلاعات بیشتر درباره COI

COI مخفف عبارت CIVILICA Object Identifier به معنی شناسه سیویلیکا برای اسناد است. COI کدی است که مطابق محل انتشار، به مقالات کنفرانسها و ژورنالهای داخل کشور به هنگام نمایه سازی بر روی پایگاه استنادی سیویلیکا اختصاص می یابد.

کد COI به مفهوم کد ملی اسناد نمایه شده در سیویلیکا است و کدی یکتا و ثابت است و به همین دلیل همواره قابلیت استناد و پیگیری دارد.

پشتیبانی