یک مقایسه کننده قفل شده تمام تفاضلی مجهز به روش نوین حذف آفست

سال انتشار: 1397
نوع سند: مقاله ژورنالی
زبان: فارسی
مشاهده: 386

فایل این مقاله در 12 صفحه با فرمت PDF قابل دریافت می باشد

استخراج به نرم افزارهای پژوهشی:

لینک ثابت به این مقاله:

شناسه ملی سند علمی:

JR_TJEE-48-4_037

تاریخ نمایه سازی: 22 تیر 1398

چکیده مقاله:

در این مقاله یک مدار مقایسه کننده قفل شده تمام تفاضلی با استفاده از روشی جدید برای حذف آفست معرفی شده است. مدار مقایسه کننده شامل سه طبقه کلی: طبقه پیش تقویت کننده، طبقه قفل کننده و مدارهای حذف آفست می باشد. تاثیر نویز کیک-بک در ورودی به طور قابل ملاحظه ای توسط بهره مدار پیش تقویت کننده طراحی شده کاهش داده شده است. هم چنین با استفاده از طبقه قفل کننده عمل بازتولید سیگنال سریع تر انجام شده و خروجی دیجیتال با نوسان کامل فراهم می شود. مزیت اصلی طبقه آخر یعنی مدار حذف آفست پیشنهادی این است که برای حذف آفست نیازی به ایجاد وقفه در عملکرد طبیعی مدار مقایسه کننده ندارد و درنتیجه سرعت بیش تری برای مقایسه قابل دست یابی خواهد بود. برای ارزیابی عملکرد مقایسه کننده پیشنهادی شبیه سازی ها با استفاده از فن آوری   0.18 انجام شده است. نتایج شبیه سازی نشان می دهند مقادیر آفست ناشی از طبقات پیش تقویت کننده و قفل کننده به طور قابل ملاحظه ای در ورودی کاهش یافته و آفست منتقل شده به ورودی بسیار ناچیز و در حدود 450 می باشد. مدار مقایسه کننده پیشنهادی با فرکانس کلاک MHz500 عمل مقایسه را انجام می دهد و توان مصرفی آن 373 از منبع تغذیه 1.8 ولتی می باشد. هم چنین تاخیر انتشار آن pS138 و نویز کیک-بک آن فقط mV  0.54 می باشد.

کلیدواژه ها:

مقایسه کننده تمام تفاضلی ، پیش تقویت کننده ، مقایسه کننده قفل شده ، مدارهای حذف آفست ، نویز کیک-بک

نویسندگان

سعید نقوی

دانشکده مهندسی برق - دانشگاه علم و صنعت ایران

سید ادیب ابریشمی فر

دانشکده مهندسی برق - دانشگاه علم و صنعت ایران

مراجع و منابع این مقاله:

لیست زیر مراجع و منابع استفاده شده در این مقاله را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود مقاله لینک شده اند :
  • T. Shih, L. Der, S. H. Lewis, and P. J. ...
  • K. M. Lei, P. I. Mak, R. P. Martins, Systematic ...
  • K. L. J. Wong, Comparison of Digital Offset Compensation in ...
  • C. Brenneman, Circuit Design for Realization of a 16 bit ...
  • J. Lu, J. Holleman, A low-power high-precision comparator with time-domain ...
  • H. J. Jeon, Y. B. Kim, A novel low-power, low-offset, ...
  • J. He, S. Zhan, D. Chen, R. L. Geiger, Analyses ...
  • A. Nikoozadeh, B. Murmann, An analysis of latch comparator offset ...
  • B. Razavi, Design of Analog CMOS Integrated Circuits, Mcgraw-Hill, 2001. ...
  • S. B. Mashhadi, R. Lotfi, An offset cancellation technique for ...
  • H. J. Jeon, Y. B. Kim, Offset voltage analysis of ...
  • H. J. Jeon, Y. B. Kim, A low-offset high-speed double-tail ...
  • K. Kotani, T. Shibata and T. Ohmi, CMOS charge-transfer preamplifier ...
  • X. Zhu, Y. Chen, M. Kibune, Y. Tomita, T. Hamada, ...
  • H. Zhang, Y. Qin, and Z. Hong, A 1.8-V 770-nW ...
  • C.-H. Chan, Y. Zhu, U.-F. Chio, S.-W. Sin, S.-P. U., ...
  • M. Miyahara, Y. Asada, D. Paik, and A. Matsuzawa, A ...
  • Y. L. Wong, M. H. Cohen, and P. A. Abshire, ...
  • Y. L. Wong, M. H. Cohen, and P. A. Abshire, ...
  • J. Yao, J. Liu, and H. Lee, Bulk voltage trimming ...
  • Y. Degerli, N. Fourches, M. Rouger, and P. Lutz, Low-power ...
  • S. A. P. Haddad, I. Nascimento, A high-speed low-power CMOS ...
  • H. Zumbahlen, Linear circuit design handbook, Norwood: Analog Devices, 2008. ...
  • A. Graupner, A Methodology for the Offset Simulation of Comparators, ...
  • Imran Ahmed, Pipelined ADC design and enhancement techniques, Springer Science ...
  • A. Khorami, M. Sharifkhani, High-speed low-power comparator for analog to ...
  • H. J. Achigui, C. Fayomi, D. Massicotte, M. Boukadouma, Low-voltage, ...
  • K. D. Sadeghipour, An improved low offset latch comparator for ...
  • M. M. Khanghah, K. D. Sadeghipour, A 0.5V offset cancelled ...
  • نمایش کامل مراجع