طراحی و سنتز یک پردازنده جانبی به منظور مرتب سازی اطلاعات با استفاده از حافظه داخلی آرایه های برنامه پذیر
محل انتشار: فصلنامه مهندسی مخابرات جنوب، دوره: 5، شماره: 17
سال انتشار: 1394
نوع سند: مقاله ژورنالی
زبان: فارسی
مشاهده: 397
نسخه کامل این مقاله ارائه نشده است و در دسترس نمی باشد
- صدور گواهی نمایه سازی
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
JR_JCEJ-5-17_006
تاریخ نمایه سازی: 5 خرداد 1398
چکیده مقاله:
مرتب سازی داده ها یکی از مسایل مهم در هنگام پردازش اطلاعات دیجیتال می باشد. بسته به نحوه پیاده سازی مرتب کننده، معمولا سه پارامتر سرعت، سطح اشغالی بر روی تراشه و توان مصرفی از اهمیت ویژه برخوردار هستند. وقتی مرتب کننده بر روی آرایه های منظقی برنامهپذیر (FPGA) پیاده سازی شود، از آنجا که این بلوک به عنوان یک پردازشگر جانبی در کنار سایر بلوک های افزاری قرار می گیرد، تعداد CLBهای اشغال شده پارامتری مهم می باشد. در این مقاله، از الگوریتم جدیدی به منظور پیاده سازی مرتب کننده استفاده نموده ایم تا حداقل تعداد CLBها اشغال گردند. بر خلاف همه الگوریتم های قبلی که از مقایسه کننده به منظور مرتب سازی استفاده می کنند در این روش، نیازی به این بلوک وجود ندارد و عمده پردازش، با کمک حافظه با دسترسی تصادفی انجام می شود. در نتیجه علاوه بر اینکه تعداد کمتری از CLB ها بر روی تراشه اشغال شده و ساختار ساده تر می شود، قابلیت اطمینان نیز بالاتر می رود. به منظور نشان دادن کارایی این نحوه پیاده سازی، سنتز یک مرتب کننده ۲۵۶ کلمه ای و با طول کلمه ۱۶ بیتی بر روی یک FPGA از نوع Xilinx Spartan۳ XC۳S۱۵۰۰ انجام شده است.
کلیدواژه ها:
نویسندگان
حامد امین زاده
گروه مهندسی برق، دانشگاه پیام نور، ۴۶۹۷-۱۹۳۹۵، تهران،
روزبه حمزه ییان
دانشگاه آزاد اسلامی واحد بوشهر، عضو هیات علمی گروه مهندسی برق
اشکان معصومی
دانشگاه آزاد اسلامی واحد اهرم، عضو هیات علمی گروه مهندسی برق
مراجع و منابع این مقاله:
لیست زیر مراجع و منابع استفاده شده در این مقاله را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود مقاله لینک شده اند :