طراحی یک مرجع ولتاژ در ناحیه زیرآستانه با توان مصرفی بسیار پایین

در این مقاله یک مرجع ولتاژ دقیق با توان مصرفی بسیار پایین در ناحیه زیر آستانه طراحی شده است که از چهارروش کاهش توان مصرفی بهره میبرد: اول اینکه تمامی تقویت کننده ها حذف شده اند، اما دو ولتاژ اساسی باز هم با موفقیت و بدونهیچگونه تقویت کنندهای به تعادل و برابری رسیدند. دوم اینکه از مدار کلاک بر خلاف مقاله های قبل در این طراحی استفاده نشدهاست. سوم اینکه به مدار بایاس اضافه ای در اینجا نیاز نیست و در نهایت مورد چهارم اینکه همه ی ترانزیستورهای MOS در ناحیهکاری زیرآستانه یا همان Linear در شبیه سازی کار می کنند که باعث کاهش شدید توان مصرفی شده است. برای اطمینان از دقت مرجع ولتاژ و کاهش خطای آن، از یک مدار اصلاحگر نیز استفاده شده است. از تکنولوژی 0/18μm TSMC در این شبیه سازیاستفاده شده است. نتایج شبیه سازی توان مصرفی حدود 25 نانووات را نشان میدهد و حداقل ولتاژ تغذیه هم حدود 0/8 ولت می باشد. حساسیت خط مرجع ولتاژ بسیار مناسب و ضریب دمایی حدود 23ppm/°C بین فاصله دمایی °20C تا 80 بدست می آید.

کلیدواژه ها:

مرجع ولتاژ ، زیرآستانه ، توان پایین ، CMOS