طراحی و شبیه سازی یک فلیپ فلاپ T توان پایین و سرعت بالا با استفاده از تکنیک GDI

یک معیار سنجش مستقیم برای میزان مصرف انرژی در واحد چرخه ی عملیاتی مدارهای محاسباتی PDP است. در این مقاله یک پیاده سازی جدید فلیپ فلاپ T براساس تکنیک GDI با توان مصرفی پایین و سرعت بالا برای رسیدن به PDP پایین ارایه می شود، در حالی که طراحی منطقی همچنان از پیچیدگی کمی برخوردار است . مقایسه ی کارآیی تکنیک طراحی فلیپ فلاپ T با ملاک هایی همچون اندازه ی سطح گیت، تعداد قطعات، تأخیر و اتلاف توان در نظر گرفته می شود و مزایای فلیپ فلاپ T با GDI در مقایسه با سایر روش ها نشان داده می شود. نتایج شبیه سازی که توسط نرم افزار ADS و بر پایه ی پروسه ی TSMC 0.18 m CMOS انجام شده نشان می دهد که فلیپ فلاپ پیشنهادی دارای کم ترین تأخیر انتشار psec 169/7 و توان متوسط مصرفی μw 188/9 در ولتاژ تغذیه ی 1/8V است. نتیجه ی کار نشان دهنده ی بیش از 45% کاهش در PDP مدار پیشنهاادی می باشد.

کلیدواژه ها:

توان پایین ، سرعت بالا ، فلیپ فلاپ T GDI ، PDP T