شبیهسازی یک سیستم سخت افزاری امن مبتنی بر FPGA به منظور بهبود مسیریابی تراشه های FPGA با دیدگاه مقابله با حمله ی توانی

در این مقاله روش سادهی جدید و کارآمدی برای محافظت از الگوریتم رمزنگاری AES پیشنهاد شده که قادر به افزایش قابل توجه مقاومت الگوریتم در مقابل حملهی توانی با هزینه سختافزاری بسیار پایین در مقایسه با سایر روشهای گزارش شده تاکنون است. روش جدید مبتنی بر بهبود مسیر یابی در جدولهای lookup) LUT (و روش ماسکگذاری با استفاده از تنظیمات داخلی FPGA بصورت همزمان استدر حالیکه تنها باعث افزایش مساحت اشغالی ناچیزی روی تراشه خواهد شد بدون آنکه باعث تغییر در الگوریتم شده و یا به استاندارد بودن آن خدشهای وارد شود. موثر بودن این روش بر روی تراشهی FPGA III-Stratix Altera در محیط نرم افزاری QuartusII و Modelsim شبیهسازی شده و حملهی توانی تفاضلی به دادههای توانی آن با استفاده از نرم افزار EPE ، Qsim و MATLAB اعمال شدهاست.

کلیدواژه ها:

مسیریابی تراشهی FPGA ، حملات توانی ، تحلیل تفاضلی توان (DPA ، ماسک گذاری