مسیر یابی NOC درپردازش موازی

سال انتشار: 1395
نوع سند: مقاله کنفرانسی
زبان: فارسی
مشاهده: 771

فایل این مقاله در 8 صفحه با فرمت PDF قابل دریافت می باشد

استخراج به نرم افزارهای پژوهشی:

لینک ثابت به این مقاله:

شناسه ملی سند علمی:

NAECE02_066

تاریخ نمایه سازی: 11 مرداد 1396

چکیده مقاله:

شبکه روی تراشه، مجموعه ای از تکنیک ها و ابزارها در زمینه طراحی شبکه و به کارگیری آنها برای طراحی SOC و دنباله ای از ایده سیستم روی تراشه است. یکی از انواع تقسیم بندی، تقسیم آنها به دو دسته قطعی و وفقی استTPNET شبکه ای است که سازگاری خود را برای هر سیستم پردازش موازی نشان داده است . این شبکه از چند هسته پردازنده و یک روتر تشکیل شده است. در این مقاله مسیریابی وفقی برای NOC دو بعدی ارایه داده می شود که قادربه افزایش کارایی و توان عملیاتی است و با کمک آن می توان یک سیستم پردازش موازی امن داشت. هر پردازنده می تواند به یک روتر و یک پیکربندی پویای شبکه با کنترل روتر دست یابد. برای پیاده سازی پردازنده های موازی تک تراشه از یک مش MOT استفاده می شود. در نهایت الگوریتم های مسیریابی بهبود داده شده بررسی می شوند و معیارهایی از قبیل تاخیر سوییچ ها مورد ارزیابی قرار می گیرند

نویسندگان

صبا جودکی

استادیار گروه مهندسی کامپیوتر، دانشکده فنی و مهندسی ، واحد خرم آباد ،دانشگاه آزاد اسلامی،خرم آباد ، ایران

سارا میرزاوند

دانشجوی کارشناسی ارشد نرم افزار کامپیوتر، دانشکده فنی و مهندسی ، واحد خرم آباد ، دانشگاه آزاد اسلامی ، خرم آباد،ایران

افسانه بداق

دانشجوی کارشناسی ارشد نرم افزار کامپیوتر، دانشکده فنی و مهندسی ، واحد خرم آباد ، دانشگاه آزاد اسلامی ، خرم آباد ، ایران

مراجع و منابع این مقاله:

لیست زیر مراجع و منابع استفاده شده در این مقاله را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود مقاله لینک شده اند :
  • هادی صحرایی بیتاشادگر و علیرضا عصاره _ الگوریتم مسیریابی تاحدی ...
  • Kazuto Tanaka, Satoshi Iwanami, Tuneki Ohashi, Takeshi Yamakawa and Chikara ...
  • L. Benini and G. De Micheli, Network on Chips: A ...
  • ]6[The Institute of Electrical and Electronics Engi- neers, IEEE Standard ...
  • Chalasani, S., Boppana, RV. "Fault-tolerant wormhole routing algorithms for mesh ...
  • Chen, CL., Chiu, GM., "A fault-tolerant routing scheme for meshes ...
  • Zhong, M., "Evaluation of defle ction-routed on- chip networks", Master's ...
  • Lee, H., Chang, N., Ogras, U., Marculescu, R, "On-chip communication ...
  • bus, and networkon-chip approaches", ACM Trans. Des. Autom. Electron. Syst, ...
  • D. J. Kuck, ،A survey of parallel machine organization and ...
  • R. Alverson, D. Callahan, D. Cummings, B. Koblenz, A. Porterfield, ...
  • P .B achetal _ , ;، Bui ldingthe4proce ssorSB- PRAMproto ...
  • J. Nuzman, *Memory subsystem design for explicit multithreading ar- chitectures, ...
  • A. Gottlieb et al., ، The NYU ultracomputer- designing an ...
  • computer, IEEE Trans. Comput., pp. 175-189, Feb. 1983. ...
  • F. Abel, C. Minkenberg, I. Iliadis, T. Engbersen, M. Gusat, ...
  • ، ،Arb itrate -and-move primitives for high throughput on-chip interconnection ...
  • implementation of a high-throughput interconnection net- work for single-chip parallel ...
  • S. Parkes et al., SpaceWire Router, Proc. Interna- tional SpaceWire ...
  • C ommunicating Process Architecture 2004, Headington, UK, 2004, 361-372. ...
  • ]21 [SGS-THOMS ON _ i cro electronics, Transputer IMS T425 ...
  • ]22[Inmos Ltd., Occam Programming Manual (Prentice- Hall, 1984). ...
  • ]23[C. A. R. Hoare, C ommunicating Sequential Pro- cesses, Proc. ...
  • نمایش کامل مراجع