ورود
مقالات فارسیISIکنفرانسهاژورنالها

افزایش کارایی در مکانیزم های پردازش موازی با بکارگیری موازات در GPU و معماری FPGA

محل انتشار: دومین کنفرانس ملی رویکردهای نو در مهندسی برق و کامپیوتر
سال انتشار: 1395
نوع سند: مقاله کنفرانسی
زبان: فارسی
مشاهده: 818

فایل این مقاله در 8 صفحه با فرمت PDF قابل دریافت می باشد

استخراج به نرم افزارهای پژوهشی:

لینک ثابت به این مقاله:
https://civilica.com/doc/627613

شناسه ملی سند علمی:

NAECE02_064

تاریخ نمایه سازی: 11 مرداد 1396

چکیده مقاله:

پردازش موازی در سال های اخیر رشد روزافزونی داشته است. از سوی دیگر طراحی بر روی FPGA قابلیتی است که در رشد هر متودولوژی چه در مقیاس دانشگاهی و چه در مقیاس صنعتی تاثیری اساسی دارد. در این مقاله یک مکانیزم برای بهره گیری از خصوصیت ذاتی هسته های موازی FPGA در راستای ارتقاء کارایی مطرح می گردد. در این خصوص کاربردهای با حجم پردازشی بالا به task هایی تقسیم شده و با نگاشتی مناسب پردازش هر یک از task ها به هسته ای از FPGA محول می گردد. برای تولید task می توان از الگوریتم های موجود در معماری های پردازنده های گرافیکی GPU بهره گرفت. یکی از نوآوری های مطرح شده در این مقاله طراحی نامتقارن هسته های پردازشی بر اساس حجم taskها می باشد که در این زمینه قبل از تخصیص طراحی هسته ها با توجه به حجم پردازش و نحوه تبادل داده ها صورت می پذیرد.

کلیدواژه ها:

پردازش موازی thread ، FPGA پردازنده های گرافیکی GPU

نویسندگان

ندا محمودی

دانشجوی کارشناسی ارشد نرم افزار کامپیوتر، دانشکده فنی و مهندسی، واحد خرم آباد، دانشگاه آزاد اسلامی، خرم آباد، ایران،

رضا کردی

استادیار گروه مهندسی کامپیوتر، دانشکده فنی و مهندسی، واحد خرم آباد، دانشگاه آزاد اسلامی، خرم آباد، ایران،

مراجع و منابع این مقاله:

لیست زیر مراجع و منابع استفاده شده در این مقاله را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود مقاله لینک شده اند :
  • R. Minnick, 4A survey of microcellular research, ' Journal of ...
  • J. M. Birkner and H. T. Chua, _ _ Programmable ...
  • Gupt, N. (2014). lock Power Analysis of Low Power Clock ...
  • A. Aggarwal and D. Lewis, «Routing architectures for hierarchical field ...
  • V. Betz, J. Rose, and A. Marquardt, Architecture _ CAD ...
  • S. D. Brown, R. Francis, J. Rose, and Z. Vranesic, ...
  • _ Tsu, K. Macy, A. Joshi, R. Huang, N. Walker, ...
  • Altera Corporation, "FLEX 10K embedded programmable logic device family, DS-F1 ...
  • Altera Corporation, ، APEX II programmable logic device family, DSAPEXII- ...
  • Altera Corporation, ، APEX 20K programmable logic device family data ...
  • Xilinx, ،، Virtex-5 user guide, ' UG190 (v2.1), October 2006. ...
  • Xilinx, ،0Virtex-4 family overview, ? DS112(v1.4), http ://direct .xilinx.com/ bvdoc ...
  • Lattice Semiconductor Corporation, «LatticeXP family data sheet, version 03.1, ? ...
  • Altera Corporation, «Stratix III device handbook, Ver 1.0, ^ http ...
  • II device handbook SII5V1-3.1, * Stratix؛، [15] Altera Corporation, http ...
  • W. Carter, K. Duong, R. H. Freeman, H. Hsieh, J. ...
  • Altera Corporation, ،'Stratix III device handbook, ver 1.0, ^ http ...
  • Xilinx, ،، Virtex-5 user guide, " UG190 (v2.1), October 2006. ...
  • Actel Corporation, ،ACT 1 series FPGAs, ? http : //www. ...
  • D. Marple and L. Cooke, ، An MPGA compatible FPGA ...
  • Altera Corporation, «Stratix II device handbook SII5V1-3.1, * http ://www. ...
    • نمایش کامل مراجع