A Novel Technique for Reducing Subthreshold Current of VLSI Combinational Circuits
محل انتشار: دوازدهیمن کنفرانس مهندسی برق ایران
سال انتشار: 1383
نوع سند: مقاله کنفرانسی
زبان: انگلیسی
مشاهده: 1,992
فایل این مقاله در 5 صفحه با فرمت PDF قابل دریافت می باشد
- صدور گواهی نمایه سازی
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
ICEE12_078
تاریخ نمایه سازی: 13 مهر 1387
چکیده مقاله:
In this paper, a new technique for reducing the subthreshold leakage current of CMOS VLSI circuits is proposed. It makes use of the fact that leakage currents of gates are depended on their input patterns. The order of gate input lines is manipulated to reduce the leakage current. The key feature of the method is that it does not have any overhead on the area or the speed. Also, it does not affect the dynamic
power consumption of the gate. The execution time for the algorithm determining the primary input order is also very fast. Up to 12% of the static power reduction is achieved by applying this method to ISCAS85 benchmark circuits.
کلیدواژه ها:
نویسندگان
J. Jafari
IC Design Lab., ECE Dept., University of Tehran
A Amirabadi
IC Design Lab., ECE Dept., University of Tehran
A. Afzali-Kusha
IC Design Lab., ECE Dept.,University of Tehran
مراجع و منابع این مقاله:
لیست زیر مراجع و منابع استفاده شده در این مقاله را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود مقاله لینک شده اند :