23-Bit Hyper Pipeline RISC Architecture CPU

سال انتشار: 1394
نوع سند: مقاله کنفرانسی
زبان: انگلیسی
مشاهده: 634

متن کامل این مقاله منتشر نشده است و فقط به صورت چکیده یا چکیده مبسوط در پایگاه موجود می باشد.
توضیح: معمولا کلیه مقالاتی که کمتر از ۵ صفحه باشند در پایگاه سیویلیکا اصل مقاله (فول تکست) محسوب نمی شوند و فقط کاربران عضو بدون کسر اعتبار می توانند فایل آنها را دریافت نمایند.

استخراج به نرم افزارهای پژوهشی:

لینک ثابت به این مقاله:

شناسه ملی سند علمی:

ECCONF01_001

تاریخ نمایه سازی: 6 بهمن 1395

چکیده مقاله:

The Hyper pipelining technique which is going to be presented in this article is a modified Hyper pipeline RISC CPU which had been introduced before and is a little different to the recently introduced hyper pipeline RISC processor. Firstly we should know that the hyper pipeline is not exactly the same as famous pipelining of instruction decoding in RISC processors. The difference is that hyper pipelining can be used on top of any sequential logic. In hyper pipeline, there are not doubled or multiplied total components of any stages and just by increasing the numbers of registers, faster processor can be achieved. The RISC processor with pipelined instruction set decoding can be hyper pipelined to generate CMF individual RISC processors while CMF is a value greater than 1 and is the abbreviation of Core Multiplication factor. Hyper pipelining uses additional registers and implement register balancing for better grain timing optimizations. Hyper Pipelining Method is also named as C-slow Retiming . The major advantage is the multiplication of the core's functionality by only adding registers and not multiplying the numbers of total cores structures. This is a great advantage for ASICs but even for FPGAs with their already existing registers.

نویسندگان

Mohammad Dehghanpour Farashah

M.S Student of Electronics Engineering, Islamic Azad University of Mehriz

Mohammad Jafar Taghizadeh Marvast

Assistant Professor, Islamic Azad University of Mehriz

مراجع و منابع این مقاله:

لیست زیر مراجع و منابع استفاده شده در این مقاله را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود مقاله لینک شده اند :
  • Simran Rana, Rajesh Mehra, 3112. "Hyper A Review. مق Pipeline ...
  • Reduced instruction set computing _ Wikipedia, the encyc _ op ...
  • Simran Rana, Rajesh Mehra, 3112. "Design & Simulation of RISC ...
  • Manolis Katevenis, 1795. Reduced Instruction Set Computer Architecture for VLSI ...
  • Tobias Strauch, "Hyper Pipelined OR1311 Core Specification", Open Cores Hyper ...
  • Tobias Strauch "Hyper Pipelining of Multicores and SoC Interconnects", pp. ...
  • McS thesis, Ali Senturk, 3117. "Reduced Instruction Set Processors Design". ...
  • Imp lementation of the 23-Bit Embedded RISC, IEEE International Conference ...
  • International Journal of Computer Applications, Vol. 23, Issue No.2, pp. ...
  • Imp lementation of 5 Stages Pipelined Architecture in 23 Bit ...
  • Wenjiang Li, Song Zhang, Xiong Jiang, Yaohui Zhang _ 5-Stage ...
  • Rajesh Pidugu, P. Mahesh Kannan, "DESIGN OP DSP ...
  • APP LICATIONS _ International Journal of Advanced Research in Electrical, ...
  • نمایش کامل مراجع