روشی جدید برای زمانبندی مقاوم در برابر خطای وظایف بی درنگ در پردازنده های چندهسته ای
سال انتشار: 1395
نوع سند: مقاله کنفرانسی
زبان: فارسی
مشاهده: 766
- صدور گواهی نمایه سازی
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
CITCOMP01_251
تاریخ نمایه سازی: 16 شهریور 1395
چکیده مقاله:
امروزه سیستم های بی درنگ در بسیاری از زمینه ها کاربرد دارند. به دلیل نیاز به افزایش عملکرد پردازنده های اینگونه سیستم ها، گرایش به استفاده از پردازنده های چند هسته ای زیاد شده است. یکی از چالش های مهم در سیستم های بی درنگ چند هسته ای، میزان مقاومت آنها در برابر خطاهای سخت افزاری است. در مجموع 3 نوع خطا ی سخت افزاری وجود دارد: پایدار، گذرا و متناوب، که متداول ترین آنها خطای گذراست. در این مقاله، روش جدیدی برای زمانبندی مقاوم در برابر خطاهای گذرا برای وظایف بی درنگ در پردازنده های چند هسته ای ارائه شده است. روش جدید ارائه شده برای زمانبندی مقاوم در برابر خطا، بر مبنای ترکیب چند روش اصلی موجود عمل می کند. نتایج حاصل از شبیه سازی این روش نشان می دهد که از نظر درصد عدم پذیرش وظایف و میزان سربار اجرایی ایجاد شده، بهینه تر از 2 روش تکرار فعال و DFTS است.
کلیدواژه ها:
سیستم های بی درنگ ، وظایف بی درنگ ، پردازنده های چند هسته ای ، زمانبندی وظایف ، زمانبندی مقاوم در برابر خطا ، خطاهای سخت افزاری ، خطاهای گذرا
نویسندگان
محمدعلی طاولی
دانشجوی کارشناسی ارشد رشته مهندسی کامپیوتر – نرم افزار، دانشگاه زنجان
حسین محمدی
عضو هیات علمی گروه مهندسی کامپیوتر، دانشگاه زنجان
مجید مقدادی
عضو هیات علمی گروه مهندسی کامپیوتر، دانشگاه زنجان
مراجع و منابع این مقاله:
لیست زیر مراجع و منابع استفاده شده در این مقاله را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود مقاله لینک شده اند :